12 第十二章 锁相环和低功耗模式.pptx

第1页：第12章PLL时钟封面

DSP原理与应用

第2页：LF240xDSP片内集成有锁相环

LF240x DSP片内集成有锁相环(PLL)电路。可从一个较低频率的外部时钟合成片内较高工作频率的时个引脚与时钟模块有关：1XTAL1/CLKIN：外接的基准晶体到片内振荡器输入引脚；

如使用外部振荡器，外部振荡器的输出必须接到该引脚。2XTAL2：片内PLL振荡器驱动外部晶振的时钟输出引脚

第3页：（3）CLKOUT/IOPE0

（3）CLKOUT/IOPE0

时钟输出或通用I/O脚。CLKOUT可用来输出CPU时钟或看门狗定时器时钟，这由系统控制状态寄存器中的位14（CLKSRC）决定。当该脚不用于时钟输出时，就可作通用I/O。复位时，配置为时钟输出CLKOUT

第4页：第12章PLL时钟目录

锁相环（PLL）2.看门狗定时器时钟3.低功耗模式4.片内Flash的断电与上电

第5页：12.1 锁相环（PLL）

PLL模块为片内所有功能模块提供必要的时钟信号，还可控制低功耗操作。PLL支持从0.54倍输入时钟频率的倍率，由系统控制状态寄存器（SCSR1)的位119来决定

第6页：第12章PLL时钟目录（2）

倍频系数CLKPS0CLKPS1CLKPS2400021001.3301011100.80010.661010.570110.51116锁相环(PLL)的倍率选择

第7页：XTAL2XTALOSCPLLF1PLL

F2PLLPLL倍率选择CLKOUTFINR1C2XTAL1 Cb1 Cb（PLL）时钟模块和低功耗模式1.锁相环的时钟模块电路

第8页：两种时钟工作方式

两种时钟工作方式

1内部时钟：外接基准晶体+片内PLL(锁相环)电路共同组成系统时钟电路。2外部时钟：一个独立的外部时钟接至XTAL1/CLKIN引脚，此时内部时钟振荡器被旁路

第9页：2. 外部滤波器电路回路

被PLL用来抑制信号抖动和电磁干扰，使其最小。由于电路中存在大量噪声，如何使得滤波效果最好，在设计时，需通过实验来确定滤波器回路元件的参数

第10页：滤波器电路回路接到LF240x

的PLLF和PLLF2引脚。滤波器电路回路元件为R1、C1和C2，电容C1和C2必须是无极性的。在不同振荡器频率下所有连接PLL的PCB导线尽可能短。一个旁路电容（0.01-0.1μF）应该连接在PLLVCCA和VSS引脚之间。

在PLLVCCA和VSS引脚之间增加了一个可选的低通滤波电路

第11页：fc＝10MHz

VDDVSSPLLVCCAPLLF滤波器回路元件第12章锁相环（PLL）时钟模块和低功耗模式滤波电路

第12页：连接PLL引脚时

连接PLL引脚时，应注意以下几个方面：1使用短引线连接PLLVCCA引脚到低通滤波器。10MHz的截断滤波器不是必需的，但是可以提高信号的抖动性能，并减少电磁干扰。

2使导线即可能短，保证Cbypass（0.01μF-0.1μF的陶瓷电容）最近连接于PLLVCCA和VSS之间。3使这些导线、芯片和旁路电容形成的环路面积最小。

面积越大，则电磁干扰越大。要避免附近具有噪声的导线连接到时钟模块的引脚上

第13页：3. 内部时钟外接基准晶体+片内的内部

时钟电路XTAL1 Cb1XTAL2 Cb2

第14页：4. 外部振荡器时钟外部时钟的电路

XTAL214XTAL1NC外部时钟信号内部振荡器无效

第15页：5. PLL旁路方式可设置为对片内

PLL旁路方式可设置为对片内PLL旁路的工作方式，通过复位时拉低TRST、TMS和TMS2引脚来实现。在这种方式下，不但可以实现PLL旁路，而且可以实现PLL时钟预定标。

在这种工作方式下，改变寄存器SCSR1的位11-9无效。此时改变系统时钟的唯一方法是改变输入时钟频率，系统的时钟与外输入时钟相同

第16页：PLL旁路方式下的时钟规范

PLL旁路方式下的时钟规范如下

1使用内部时钟方式，那么最小和最大的CLKIN频率分别为4MHz和20MHz。2使用外部时钟方式，那么最小和最大的CLKIN频率分别为4MHz和30MHz（对2407A为40MHz）。16第12章锁相环（PLL）时钟模块和低功耗模式例如，要获得一个30MHzCPU时钟速度，那么一个30MHz时钟CLKIN必须提供。在这种方式下，外部的滤波器元件是不需要的

第17页：12.2 看门狗定时器时钟

WDCLK被用来给看门狗提供时钟源。当CPU的时钟频率为：CPUCLK(CLKOUT)=40MHz时，WDCLK有一个78125Hz的名义频率。WDCLK＝CLKOUT/512WDCLK来自于CPU的CLKOUT。

这可以保证即使当CPU处于IDLE1或IDLE2模式（低功耗模式）看门狗定时器也能持续计数。当CPU挂起时，WDCLK将被停止

第18页：CPU如何退出睡眠状态

1812.3低功耗模式LF240x的IDLE（睡眠）指令，可关闭CPU时钟，进入睡眠状态，节约能耗。CPU如何退出睡眠状态:收到一个中断请求或复位时。1.时钟域LF240x有两个时钟域：1CPU时钟域:包含大部分CPU逻辑的时钟；

2系统时钟域：包含外设时钟（来自CLKOUT分频）和用于CPU中断逻辑的时钟。IDLE1模式：当CPU进入睡眠状态，CPU时钟域停止，系统时钟域继续运行

第19页：IDLE2模式：当

CPU进入睡眠状态，CPU时钟域和系统时钟域均停止，进一步降低功耗。HALT模式：振荡器（即输入到PLL的时钟）和WDCLK被关闭。当执行IDLE指令时，系统控制状态寄存器（SCSR功耗模式。

具体如下：00－CPU进入IDLE1模式11－CPU进入IDLE2模式2x－CPU进入HALT模式

第20页：2. 唤醒低功耗模式1复位复位信号可

202.唤醒低功耗模式1复位复位信号可使器件退出IDLE模式。2外部中断外部中断XINTx可使器件退出低功耗模式，但不能退出HALT模式。3唤醒中断有些外设具有启动器件时钟的能力，然后产生一个中断去响应一定的外部事件。

例1：通信线路上的动。例2：即使没有时钟运行，CAN唤醒中断也可以声明一个CAN错误中断请求

第21页：3. 退出低功耗模式外设中断可以用来唤醒

• 处于低功耗模式工作的器件，立即退出低功耗模式。根据以下几种情况执行唤醒动作（和随后的器件动作）：
• 请求的外设中断是否使能于外设级。
• 与请求的外设中断相关的IMR.n位是否已经被使能。
• ST0寄存器INTM位的状态

第22页：12.4 片内Flash的断电与上电进入

HALT模式之前，片内Flash模块可以被断电，会使电流消耗降到最低。下面为Flash模块断电的程序。；Flash模块断电的程序22LDP#0hSPLK#0008h，60h OUT60h，#0FF0 Fh LACL#0h TBLW60h；

设置DP=0；将0008h写入Flash控制方式寄存器，；将Flash置于断电模式；0000h为管道控制寄存器的地址；写操作可以将Flash断电

第23页：使用PDPINTx

使用PDPINTx和RS信号可以退出LPM2（HALT）模式。如果PDPINTx被用于给Flash模块上电（退出LPM2状态），当RS自动给Flash上电，需要执行下面程序：；

Flash模块上电程序23LDP#0hSPLK#0000h，60h OUT60h，#0FF0 Fh LACL#0h TBLW60h IN60h，#0FF0Fh；

设置DP=0；设置0000h，即可将Flash退出断；电模式；将Flash置于控制寄存器访问模式；0000h为管道控制寄存器的地址；写操作可以将Flash上电；

将Flash置于阵列访问模式

第24页：Flash上电后

Flash上电后，读一个Flash中的确定地址确保Flash为应用程序的使用准备好。例如，程序存储器中的0000h有一个操作码为7980h的“branch”指令，因此地址0000h可以读取并为7980h选中，使Flash上电有效

第25页：