页数：71页文件大小：1.11 MB来源： 硬件描述语言和数字系统设计ppt课件
本课件介绍复杂数字系统的现代设计方法，说明Verilog的行为级、RTL级、门级与开关级抽象层次，梳理从功能仿真到综合、布局布线、后仿真的设计流程，并以反相器为例演示版图结构与N阱、多晶硅、金属层等制造步骤。
硬件描述语言和数字系统设计
复杂数字系统设计方法2.2硬件描述语言Verilog简介2.3集成电路设计流程2.4以反相器为例说明数字电路的设计、制造流程主要内容：
嵌入式微处理机系统数字信号处理系统高速并行计算逻辑高速通信协议电路高速编码/解码、加密/解密电路复杂的多功能智能接口门逻辑总数超过几万门达到几百甚至达几千万门的数字系统
计算（Computing）算法和数据结构编程语言和程序体系结构硬件逻辑
的基本概念现代电子系统设备中广泛使用了数字信号处理、专用集成电路。数字信号处理就是用于数字信号传输中所必需的滤波、变换、加密、解密、编码、解码、纠检错、压缩、解压缩等操作。处理工作从本质上说都是数学运算。完全可以用计算机或微处理器来完成处理工作。
就是解决特定问题的相应的模型。算法就是解决特定问题的有序步骤。
程序员利用一种由专家设计的既可以被人理解，也可以被计算机解释的语言来表示算法问题的求解过程。这种语言就是编程语言。程序：由编程语言所表达的算法问题的求解过程就是。常用的编程语言：C、Pascal、Fortran、Basic或汇编语言。
和硬件逻辑的基本概念计算机体系结构：是一门讨论和研究通用的计算机中央处理器如何提高运算速度性能的学问。硬件逻辑：由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。
信号处理的工作是可以事后进行。实时系统：信号处理的工作必须在规定的很短的时间内完成。
ComputereDRAM SOC solution provide high memory bandwidth/low power consumptionLCDCRTMouse/Kbd, othersServer/WebAC’97 Codec, AmpBoot ROMDSPCPU16MB or 32MB eDRAM2D GraphicsAcceleratorDisplayControllerUSB 2.0Host ControllerAudio Controller10/100Ethernet MACFlash I/F
练习-常见公司数字IC设计招聘题目1.你知道的集成电路设计的表达方式有哪几种？（仕兰微）
答案电路实现的两个方向：
ASIC设计的区别与联系
为什么要研究复杂的数字逻辑系统？随着半导体工艺的发展，IC的集成度越来越高，越来越复杂。70年代，单片IC包含的晶体管一般在几十万以内，称为中规模集成电路时代；80～90年代，单个芯片包含的晶体管数量跃升到百万甚至千万，被称为大规模和超大规模集成电路时代，也就是我们耳熟能详的VLSI时代。跨入21世纪,系统芯片SoC成为主流，Pentium IV、Playstation、手机基带电路成为市场新的霸主,单片的集成度已经到了亿级的规模。
从亚微米工艺进展到深亚微米工艺，如：.6um，.5um，.35um，.25um，.18um，.13um，目前已经进入了纳米工艺时代，如90nm，65nm，45nm。工艺进步导致了线负载延时越来越大，串扰的影响越来越突出，漏电流、电势降和电迁移也成为越来越突出的问题。
计策略来看，面积驱动变为时序驱动，然后变为时序收敛，现在又成为功耗收敛，即电势降和电迁移的收敛。从设计方法来看，从最早的晶体管级的版图设计，到门级网表的图形化输入，现在流行的寄存器传输级的VHDL/Verilog文本输入，慢慢向着更高的行为级、系统的软硬件协同设计发展。一方面设计的抽象程度越来越高，另一方面设计问题越来越复杂，设计周期要求越来越短。对设计工具的自动化和能力的需要越来越高，同时对设计人才的综合素质和专业素养提出了更高的要求和挑战。
用的微处理机不能满足要求-硬件结构是提高系统总体性能的关键-软件只能提高系统的灵活性能-军用系统的实时、高可靠、低功耗要求-系统的功能专一，但对其各种性能要求极高-降低系统的设计和制造成本
怎样设计如此复杂的系统？
模块B模块C模块A1模块A3模块A2模块C1模块C3模块C2模块B2模块B1
什么是硬件描述语言HDL具有特殊结构能够对硬件逻辑电路的功能进行描述的一种高级编程语言这种特殊结构能够：
电路的逻辑功能容易理解；
有哪几种硬件描述语言？各有什么特点？
Verilog的历史Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人。在1984~1985年间，Moorby设计出了第一个Verilog-XL的仿真器。1986年，Moorby提出了用于快速门级仿真的XL算法。1990年，Cadence公司收购了GDA公司1991年，Cadence公司公开发表Verilog语言，成立了OVI(OpenVerilog International)组织来负责Verilog HDL语言的发展。1995年制定了Verilog HDL的IEEE标准，即IEEE1364。
Verilog HDL的应用方面
VerilogHDL的抽象级别语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。
(Levels of Abstraction)在抽象级上需要进行折衷系统说明-设计文档/算术描述RTL/功能级-Verilog门级/结构级-Verilog版图/物理级-几何图形详细程度低高输入/仿真速度高低
抽象级(Levels of Abstraction)Verilog可以在三种抽象级上进行描述
抽象级(Levels of Abstraction)设计工程师在不同的设计阶段采用不同的抽象级
例子：RTL级（即逻辑描述）-方法1两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。modulemuxtwo (out, a, b, sel); input a, b, sel; output out; wire out; assign out=(sel)?b:a; endmodule;例子：RTL级（即逻辑描述）-方法2两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。modulemuxtwo (out, a, b, sel); input a, b, sel; output out; reg out; always @( sel or a or b)if (! sel) out = a; else out = b; endmodule;的门级描述，采用Verilog基本单元(门)描述。综合工具产生的结果网表是门级的。用户可以用门级描述粘接(glue)逻辑。moduletwomux (out, a, b, sl);input a, b, sl;output out;not u1 (nsl, sl );and u2 (sela, a, nsl);and u3 (selb, b, sl);or u4 (out, sela, selb);endmodule
集成电路设计流程
Functional simulationLogic synthesisDFT synthesisNETLISTATPGPre-layoutsimulationSTAFormal verificationPlace& RoutePost SimulationSign-offVCS或者modelsimDesign CompileDFT CompilePrimetimeFormalityASTROVCS或modelsimRTL Coding
描述的逻辑按照设计工程师的面积、功耗、延时等约束要求转变为用门级结构描述的模块。门级结构描述的模块也是得到Verilog仿真器支持的，模块逻辑正确与否可以通过仿真验证。
PLI和SDF三要素Verilog HDL是一种描述电子设计的硬件描述语言*.v是Verilog源码文件；编程语言接口(PLI)是Verilog仿真器和一种编程语言如C语言之间路径和数据结构的接口；标准延时格式(SDF)是模型反标延时信息用的文件格式；*.Edf网表文件，或者*.v*.vc(由设计者在综合时自己定义输出网表文件后缀)。
述你对集成电路设计流程的认识。（仕兰微）2.简述FPGA等可编程逻辑器件设计流程。（仕兰微）3. IC设计前端到后端的流程和EDA工具。4.从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.5.Asic的design flow。（威盛VIA）
.请简述一下设计后端的整个流程？（仕兰微）7.是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？（仕兰微）(synopsys的)ASTRO
.IC设计前端到后端的流程和eda工具。2.从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.3.写出asic前期设计的流程和相应的工具。（威盛）4.集成电路前端设计流程，写出相关的工具。（扬智电子）5.请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕兰微）
module inverter (A,Y); input A; output Y; assign Y =~A; endmodule反相器RTL级（逻辑描述）方法12.4以反相器为例说明数字电路的设计、制造流程;module inverter (A,Y); input A; output Y; reg Y；always @( A )Y =~A; endmodule反相器RTL级（逻辑描述）方法2;module inverter (A,Y); input A; output Y; notu1(Y, A); endmodule综合后网表文件中的门级描述;Inverter版图（俯视图）
用P型衬底;对于PMOS晶体管需要在N阱里制造
（剖面图cont .）阱与衬底P衬底必须连接到GND或更低电位;N阱连VDD或更高电位;
制造步骤从空的晶圆开始由底向上制作反相器第一步将形成N阱-用SiO2保护层覆盖晶圆-除去N阱需要制作的地方的保护层-掺杂或扩散N型杂质到暴露的晶圆上-去掉SiO2
？(先沉淀一层薄的氧化层，然后进行硅的化学蒸气沉积CVD，形成导电性能好的多晶硅)多晶硅沉淀很薄的栅氧化层:-小于20A(6-7个原子层)Si层的化学气沉淀:-把晶圆放置在SiH4的熔炉中-形成许多多晶硅-重掺杂得到优良的半导体
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