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本课件对应教材第9章时序逻辑电路，介绍RS、JK、D等双稳态触发器的逻辑功能与触发方式，讲解数码寄存器与移位寄存器、同步与异步计数器的构成与分析，并说明555定时器的单稳态与多谐振荡应用，最后介绍数模与模数转换的基本原理。
9.1双稳态触发器第9章时序逻辑电路9.2寄存器9.4* 555定时器9.3计数器9.5*数模和模数转换电路
数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。第9章触发器和时序逻辑电路时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。
组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。
9.1.1RS触发器9.1双稳态触发器1.基本RS触发器Q&G1&G2逻辑图SRQ图形符号基本RS触发器由两个与非门交叉连接而成，它有两个输出端Q和，二者的逻辑状态应相反。这种触发器有两个稳定状态：(1)，称为复位状态(0态);
(2)，称为置位状态(1态);两个输入端和平时固定接高电位，处于1态，当加负脉冲后，由1态变为0态。基本RS触发器的逻辑式
Q&G1&G2逻辑图当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有即将触发器置0或保持0态。当负脉冲除去后，触发器的状态保持不变，实现存储或记忆功能，称为直接置0端。当端加负脉冲时，不论触发器的初始状态是1态，还是0态，均有，即将触发器置1或保持1态。
当负脉冲除去后，触发器的状态也保持不变。称为直接置1端，
9.1 双稳态触发器：本页含数据表，待人工核对后还原为表格。
这种情况，即将触发器保持原状态不变。这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。基本RS触发器的逻辑状态表Q0 1 010 11 1不变0 0不定
基本RS触发器的波形图Q2.可控RS触发器SRQ图形符号S1SR1RC1CP&G3&G4Q&G1&G2RSCP逻辑电路与基本RS触发器不同的是增加了由非门G3和G4组成的导引电路，R和S是置0和置1信号输入端，还有时钟脉冲CP输入端。
时钟脉冲CP是一种控制命令，通过导引电路实现对输入端R和S的控制，即当CP=0时，不论R和S端的电平如何变化，G3门和G4门的输出均为1，基本触发器保持原状态不变。
只有当时钟脉冲来到后：本页含数据表，待人工核对后还原为表格。
只有当时钟脉冲来到后，即CP=1时，触发器才按R、S端的输入状态来决定其输出状态。可控RS触发器的逻辑式和是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于置初态。
在工作过程中它们处于1态。可分四种情况分析CP=1时触发器的状态转换和逻辑功能，如右表所示。可控RS触发器的逻辑状态表Qn +10 0Qn0 1 11 0 01 1不定RS可见当输入信号R和S的状态相反时，时钟脉冲来到后，输出Q端的状态总是与S端相同。
CPRSQ不定可控RS触发器的工作波形图(初态Q= 0)
9.1.2JK触发器主触发器的输出端Q与从触发器的S端相连，端与从触发器的R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。它由两个可控RS触发器串联组成，分别称为主触发器和从触发器。
J和K是信号输入端，它们分别与和Q构成与逻辑关系，成为主触发器的S端和R端，即SRQ图形符号J1JK1KC1CPQJKCPQSRCP主触发器从触发器1SR逻辑电路
逻辑功能分析QJKCPQSRCP主触发器从触发器1SR逻辑电路(1)J= 1，K= 1设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的当时钟脉冲来到后(CP=1)，Q端由0→1，使从触发器的S=1，R=0，当CP从1下跳为0时，非门输出为1，从触发器也翻转为1态，从触发器与主触发器的状态是一致的。
反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。
JK触发器在J= 1,K= 1的情况下，来一个时钟脉冲，它就翻转一次，即，此时触发器具有计数功能。JK触发器在计数情况下的输出波形如右图所示。CPQ(2)J= 0，K= 0设触发器的初始状态为0。
当CP=1时，由于主触发器的S=0,R=0，Q端的状态仍为0，保持不变。当CP下跳时，由于从触发器的S=0,R=0，也保持0态不变。如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1态不变。
即(3)J= 1，K= 0可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1态。
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(4)J= 0，K= 1可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是0态。主从型JK触发器的逻辑状态表Qn+10 0Qn0 1 01 0 11 1JK主从型触发器具有在CP从1下跳为0时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。
9.1 双稳态触发器：本页含数据表，待人工核对后还原为表格。
9.1.3D触发器可以将JK触发器转换为D触发器，如下图所示。当D=1，即J=1，K=0时，在CP的下降沿触发器翻转为(或保持)1态；当D=0，即J=0，K=1时，在CP的下降沿触发器翻转为(或保持)0态。
总之某个时钟脉冲来到后输出端Q的状态和该脉冲来到之前输入端D的状态一致。即图形符号SRQD1DC1CPSRQJ1JK1KC1CP1D逻辑图D触发器的逻辑状态表Qn+1Dn0011
国内生产的D触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下上升沿D触发器图形符号SRQD1DC1CP也可将D触发器转换为T触发器，如下图，它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。
Q1DC1CPD触发器转换为T触发器
9.2寄存器寄存器用来暂时存放参与运算的数据和运算结果。9.2.1数码寄存器下图是由D触发器(上升沿触发)组成的四位数码寄存器，这是并行输入/并行输出的寄存器。工作之初要先清零。CPQ3DFF3Qd3第四位Q2DFF2Qd2第三位Q1DFF1Qd1第二位Q0DFF0Qd0第一位清零寄存由D触发器组成的四位数码寄存器
9.2.2移位寄存器移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移一位。CPQJKFF0Q0QJKFF1Q1QKFF3Q3QJKFF2Q21清零移位脉冲D数码输入上图是由JK触发器组成的四位移位寄存器。
FF0接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)从高位到低位依此串行送到D端。经过四个时钟脉冲，数码依此存入各触发器。
9.2.2 移位寄存器：本页含数据表，待人工核对后还原为表格。
移位寄存器的状态表移位过程寄存器中的数码移位脉冲数Q3Q2Q1Q0清零左移一位左移二位左移三位左移四位0 0 0 00 0 0 10 0 1 00 1 0 11 0 1 10123421.3计数器计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制计数器、十进制计数器及任意进制计数器。
9.3.1 二进制计数器：本页含数据表，待人工核对后还原为表格。
十进制数二进制数计数脉冲数Q3Q2Q1Q0012345678000000010010001101000101011001111000012345678十进制数二进制数计数脉冲数Q3Q2Q1Q09101112131415100110101011110011011110111191011121314150000016四位二进制加法计数器的状态表9.3.1二进制计数器1.异步二进制加法计数器
9.3.1 二进制计数器：本页含数据表，待人工核对后还原为表格。
由二进制加法计数器的状态表可见：(1)每来一个时钟脉冲，最低位触发器翻转一次；(2)高位触发器是在相邻的低位触发器从1变为0进位时翻转。可用四个主从型JK触发器来组成异步四位二进制加法计数器，如下图，每个触发器J、K端悬空，相当于1，故具有计数功能。
Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。
二进制加法计数器：本页含数据表，待人工核对后还原为表格。
二进制加法计数器的工作波形图(以三位为例)Q0Q1Q2CP1 2 3 4 5 6 7 82.同步二进制加法计数器如果计数器仍由四个主从型JK触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K端的逻辑关系式：(1)第一位触发器FF0，每来一个时钟脉冲就翻转一次，故J0=K0= 1；
(2)第二位触发器FF1，在Q0=1时再来一个时钟脉冲才翻转，故J1=K1=Q0；
(3)第三位触发器FF2，在Q1=Q0=1时再来一个时钟脉冲才翻转，故J2=K2=Q1Q0；(4)第四位触发器FF3，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，故J3=K3=Q2Q1Q0。
由上述逻辑关系可得出同步二进制加法计数器的逻辑图QFF3QFF2QFF1QFF0Q3Q2Q0Q1CPJKJKJKJK由主从型JK触发器组成的同步四位二进制加法计数器
十进制计数器8421码：本页含数据表，待人工核对后还原为表格。
9.3.2十进制计数器8421码十进制加法计数器的状态表十进制数二进制数计数脉冲数Q3Q2Q1Q00123456789进位0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00123456789101.同步十进制加法计数器与二进制加法计数器比较，来第十个脉冲不是由1001变为1010，而是恢复0000。
如果仍由四个主从型JK触发器组成。J、K端的逻辑关系式应作如下修改：(1)第一位触发器FF0，每来一个时钟脉冲就翻转一次，故J0=1，K0=1；(2)第二位触发器FF1，在Q0=1时再来一个时钟脉冲才翻转，但在Q3=1时不得翻转，故，K1=Q0；
(3)第三位触发器FF2，在Q1=Q0= 1时再来一个时钟脉冲翻转，故J2=Q1Q0，K2=Q1Q0；(4)第四位触发器FF3，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，当来第十个脉冲时应由1翻转为0，故J3=Q2Q1Q0，K3=Q0。
由上述逻辑关系可得出同步十进制加法计数器的逻辑图QFF3QFF2QFF1QFF0Q3Q2Q0Q1CPJKJKJKJK由主从型JK触发器组成的同步十进制加法计数器清零计数脉冲
十进制加法计数器的工作波形图CP1 2 3 4 5 6 7 8 9 10Q0Q1Q2Q32.二–五–十进制计数器下面给出CT74LS290型二–五–十进制计数器的逻辑图、外引线排列图和功能表。
R0(1)和R0(2)是清零输入端；S9(1)和S9(2)是置“9”输入端。它有两个时钟脉冲输入端，输入计数脉冲CP0和CP1。
9.3.2 十进制计数器8421码：本页含数据表，待人工核对后还原为表格。
CT74LS290型计数器的逻辑图QFF3QFF2QFF1QFF0Q3Q2Q0Q1CP0JKJKJKJKCP1&&R0(1)R0(2)S9(1)S9(2)当R0(1)和R0(2)端全为“1”时，将四个触发器清零；
当S9(1)和S9(2)端全为“1”时，Q3Q2Q1Q0=1001，即表示十进制数9。
9.3.2 十进制计数器8421码：本页含数据表，待人工核对后还原为表格。
Q3Q2Q1Q0S9(1)S9(2)R0(1)R0(2)0 0 0 0001 11 0 0 11 1计数计数计数计数00000000CT74LS290型计数器的功能表(1)只输入计数脉冲CP0，由Q0输出，为二进制计数器。
1 2 3 4 5 6 714 13 12 11 10 9 8CT74LS290UCCR0(1)R0(2)CP1CP0Q0Q3Q2Q1S9(1)S9(2)GNDCT74LS290型计数器外引线排列图(2)只输入计数脉冲CP1，由Q3、Q2、Q1输出，为五进制计数器。
(3)将Q0端与CP1端联接，即构成8421码十进制计数器。利用其清零端进行反馈置0，可得出小于原进制的多种进制的计数器。例如下图为六进制计数器，它从0000开始计数，来五个计数脉冲后，变为0101，当第六个脉冲来得到后，出现0110，由于Q2和Q1端分别接到R0(2)和R0(1)清零端，强迫清零，0110这一状态转瞬即逝，显示不出，立即回到0000。
六进制计数器Q3Q2Q1Q0S9(1)S9(2)R0(1)R0(2)C0C1CP0Q3Q2Q1Q0S9(1)S9(2)R0(1)R0(2)C0C1CP0九进制计数器[例1]数字钟表中的分、秒计数器都是六十进制，试用两片CT74LS290型二–五–十进制计数器联成六十进制电路。
[解]六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制。个位的最高位Q3联到十位的CP0，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3由1变为0，相当于一个下降沿，使十位六进制计数器计数。
经过六十个脉冲，个位和十位计数器都恢复为0000。Q3Q2Q1Q0S9(1)S9(2)R0(1)R0(2)C0C1Q3Q2Q1Q0S9(1)S9(2)R0(1)R0(2)C0C1CP0个位(1)十位(2)
9.4.1 555定时器基本知识以5G555为例进行分析，下面给出电路和外引线排列图+_≥+_≥Q5 kΩ5 kΩ5 kΩ8+UCC452713C1C26T++电路图1 2 3 48 7 6 55G555外引线排列图5G555定时器含有两个电压比较器C1和C2、一个基本RS触发器、一个放电晶体管T以及由三个5kΩ9.4*555定时器
的电阻组成的分压器。各外引线的功能：2为低电平触发端。当2端的输入电压高于时，C2的输出为1；当输入电压低于时，C2的输出为0，使基本RS触发器置1。4为复位端，由此输入负脉冲(或使其电位低于0.7 V)可使触发器直接复位(置0)。
1为接“地”端。3为输出端，输出电流可达200mA，由此可直接驱动继电器、发光二极管、扬声器、指示灯等。输出高电压约低于电源电压UCC1~3V。
为放电端，当触发器的端为1时，放电晶体管T导通，外接电容元件通过T放电。8为电源端，外加电压范围为5 ~ 18 V。5是电压控制端，在此端可外加一电压以改变比较器的参考电压。不用时，经0.01μF的电容接“地”，以防止干扰的引入。
6为高电平触发端。当6端的输入电压低于时，C1的输出为1；当输入电压高于时，C1的输出为0，使基本RS触发器置0。
9.4.2施密特触发器•施密特触发器电路
•传输特性和符号
+_≥+_≥Q5 kΩ5 kΩ5 kΩ8+UCC452713C1C26T++多谐振荡器电路图+UCCCuCR1R2+UCCuo多谐振荡器也称无稳态触发器，它没有稳定状态，同时毋须外加触发脉冲，就能输出一定频率的矩形脉冲(自激振荡)。
右图是由5G555定时器组成的多谐振荡器。R1、R2和C是外接元件。接通电源UCC后，它经R1和R2对电容C充电，当uC上升略高于时，比较器C1的输出为0，将触发器置0，uo为0。
9.4.3多谐振荡器
tuCOt1t3tuoOtP1tP2多谐振荡器波形图这时，，放电管T导通，电容C通过R2和T放电，uC下降。当uC下降略低于时，比较器C2的输出为0，将触发器置1，uo又由0变为1。
由于，放电管T截止，UCC又经R1和R2对电容C充电。如此重复上述过程，uo为连续的矩形波。第一个暂稳态的脉冲宽度tP1，即电容C充电的时间：tP1≈(R1+R2)Cln2 = 0.7 (R1+R2)C第二个暂稳态的脉冲宽度tP2，即电容C放电的时间：tP2≈R2Cln2 = 0.7R2C振荡周期T=tP1+tP2= 0.7 (R1+ 2R2)C
电路中R和C是外接元件，触发脉冲由2端输入，工作原理如下。在t1以前，触发脉冲尚未输入，ui为1，其值大于，比较器C2的输出为1。若触发器的原状态，则晶体管T饱和导通，uC≈0.3V，故C1的输出也为1，9.4.4单稳态触发器
+_≥+_≥Q5 kΩ5 kΩ5 kΩ8+UCC452713C1C26T++单稳态触发器电路图+UCCRC0.01μF+UCCuCuoui器翻转为。触发器的状态保持不变。若，则T截止，+UCC通过R对C充电，当uC上升略高于时，比较器C1的输出为0，使触发可见在稳定状态时，Q=0，即输出电压uo为0。
在t1时刻，输入触发负脉冲，其幅度低于，故C2的输出为0，
uitOt2t1tuCOt1t3tuoOtP将触发器置1，uo由0变为1，电路进入暂稳态。这时因，放电管T截止，电源又对C充电，当uC上升略高于时(在t3时刻)，C1的输出为0，从而使触发器自动翻转到Q=0的稳定状态。
此后电容C迅速放电。输出uo为矩形脉冲，其宽度(暂稳态持续时间)tP=RCln3 = 1.1RC单稳态触发器常用于脉冲整形和定时控制等方面。
将数字信号转换为模拟信号称数-模转换将模拟信号转换为数字信号称模-数转换传感器A/DC数字计算机D/AC模拟控制控制对象数字信号模拟信号9.5*数模和模数转换
≥2RRF–++S0S1S2S3UR2R2R2R···········RRR2R数码寄存器基准电源T形电阻网络DAC原理电路U0R'2R9.5.1数-模转换器11110000d0Q0Q1Q2Q3d1d2d3MSBLSB电子开关
≥2RRF–++2R2R2R·····RRR2RIU0R'2R+–UR+–RUR2+–RUR22+–RUR23+–RUR24T形电阻网络DAC原理电路分析
U0=–IRF设RF= 3R≥RF–++··2RIU0R'+–RUR24I
倒T型电阻网络数-模转换器01S0I02R01S1I12R01S2I22R01S3I32R≥2RRRRURRFUOIOUT1IOUT2d0d1d2d3IRR
9.4.4 单稳态触发器：本页含数据表，待人工核对后还原为表格。
DAC主要技术指标(1)分辨率用输入的二进制数码的位数n来表示。位数越多，分辨率就越高。(2)转换精度表示实际输出的电压值与理想的输出电压值之间的差别。(3)建立时间从数码输入到模拟电压稳定输出之间的响应时间。
KRR=UominUomax=12n–1
URIO1IO2RFGNDd4AD75201集成ADC芯片举例2345678161514131211109UDD+URd3d2d1d0d5d6d7d8d9≥UO++–AD7520各管脚功能：d0~d9：十位数字量的输入端；
IO1、IO2：电流输出端；RF：反馈信号输入端；UDD：电源接线端；GND：接地端。UR：参考电源，可正可负；
9.5.2模-数转换器顺序脉冲发生器逐次逼近寄存器DAC电压发生器输出数字量输入电压UiUA逐次逼近型模—数转换器原理框图
四位DACQFF3SRQSRQSRd0··-+≥+UiCPd1d2E·≥1·≥1QSRFF2FF1FF0≥1·UAd3··五位顺序脉冲发生器Q4Q3Q2Q1Q0·d0d1d2d3逐次逼近型模-数转换器原理电路电压比较器逐次逼近寄存器逻辑控制门读出与门
Q3Q2逐次逼近型顺序脉冲发生器的输出波形Q1Q4CP12345Q0
应用举例1数字钟原理电路由三部分组成。1.标准秒脉冲发生电路这部分电路由石英晶体振荡器和六级十分频器组成。显示(时)译码时计数器(24进制)显示(分)译码分计数器(60进制)显示(秒)译码秒计数器(60进制)&&&&&+5 V校“时”S2&&&石英晶体振荡器1整形106Hz105Hz104Hz103Hz102Hz10 Hz1 Hz1s六级十分频器&&+5 V校“分”S1G1G2G3
2.时、分、秒计数、译码、显示电路这部分电路包括两个六十进制计数器、一个二十四进制计数器以及相应的译码显示器。3.时、分校准电路以校“分”电路为例来说明。(1)在正常计时时，与非门G1的一个输入端为1，将它打开，使秒计数器输出的分脉冲加到G1的另一个输入端，并经G3进入分计数器，而此时G2有一个输入端为0，因此被封闭，校准用的秒脉冲进不去。
(2)在校“分”时，按下开关S1，情况与(1)相反，G1被封闭，G2打开，标准秒脉冲直接进入分计数器，进行快速校“分”。时校准电路的工作原理与分校准电路相同。
四人抢答电路CT74LS17512345678161514131211109D1D2D3D4Q1Q3Q2Q4GNDCPUCCCT74LS175外引线排列图四人抢答电路中的主要器件是CT74LS175型四上升沿D触发器，其外引线排列图如右图，它的清零端和时钟脉冲CP是四个D触发器共用的。
抢答前先清零，Q1~Q4均为0，相应的发光二极管LED都不亮；~均为1，与非门G1的输出为0，扬声器不响。同时，G2输出为1，将G3打开，时钟脉冲CP可以经过G3进入D确触发器的CP端。
此时，由于S1~ S4均未按下，D1~D4均为0，所以触发器的状态不变。
CT74LS175S1D1S2D2S3D3S4D41 MΩ1 MΩ1 MΩ1 MΩ+5 V300Ω300Ω300Ω300ΩQ1Q3Q2Q4LED&&10 kΩ+5 VCP3DG1008ΩG3G2G1&四人抢答电路CP抢答开始，若S1首先被按下，D1和Q1均变为1，相应的发光二极管亮；
变为0，G1的输出为1，扬声器响。同时，G2输出为0，将G3封闭，时钟脉冲CP便不能经过G3进入D触发器。由于没有时钟脉冲，因此，再按其它按钮，就不起作用了，触发器的状态不会改变。
0→10→11→0010封闭
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{{{a}}}
{{#b}}{{{b}}}
{{/b}} {{/title}} {{#nolog}}登陆注册
{{/nolog}} {{#djsx}}点我刷新
{{/djsx}} {{#gocz}} {{/gocz}} {{#ffqr}} {{/ffqr}}