06 第六章 时序逻辑电路.ppt

第1页：概述1.数字逻辑电路分为组合

• 6.1概
• 述1.数字逻辑电路分为组合电路与时序电路两类
• 2.时序电路由组合电路和存储电路两部分构成.6时序逻辑电路

第2页：组合电路存储电路

• 组合电路存储电路XZQ
• W4.时序电路的三组方程:激励方程,状态方程,输出方程
• 3.时序电路结构框
• 图5.Moore型时序电路(与X(t)无关);Mealy型时序电路(与X(t)有关)

第3页：时序电路的分析1）结构分析

6.2时序电路的分析1）结构分析2）写出四组方程（时钟方程、激励方程、次态方程、输出方程）3）作状态转移表、状态转移图或波形图4）叙述电路的逻辑功能

第4页：例6.2.1 分析图6.2.1时序电路的

例6.2.1分析图6.2.1时序电路的功能。

解：(1)结构分析(2)四组方程(3)状态转移表、转移图和波形图状态转移表状态转移图00 0 10 0 000 1 00 0 100 1 10 1 001 0 00 1 110 0 01 0 010 1 01 0 110 1 01 1 011 0 01 1 1000001010100011110111101（4）功能分析模5计数器5分频功能12偏离状态主循环/0/0/0/0/1Xn/Zn]·CP= [Q3n+1Q1n·Q2n]·CP= [Q2n+1Q1n⊕Q2n]·CP= [Q1n+1Q1n·Q3nZ =Q3n

第5页：波形图

CPQ1Q2Q3Z波形图

第6页：例6.2.2 分析图6.2.4时序电路的

例6.2.2分析图6.2.4时序电路的逻辑功能。

解：(1)结构分析（6个逻辑门和2个JKFF触发器，同步时钟）(2)四组方程(3)状态转移表、转移图ZnXn000000000010000100000110001001010011011101111111ZnXn=1Xn=0Xn=1Xn=000010000001000010011001010110011ZnXn=1Xn=0Xn=1Xn=000BAA00CAB00DAC10DAD

第7页：第六章时序逻辑电路7图

2025年9月3日星期三第六章时序逻辑电路7图6.2.4例6.2.2的电路

第8页：第六章时序逻辑电路

2025年9月3日星期三第六章时序逻辑电路8(2)写出四组方程CP1= CP2= CP①时钟方程：②各触发器的激励方程K2= X③各触发器的次态方程K1= XQ2nJ2= XQ1n；

J1= X；

第9页：第六章时序逻辑电路9④电路的输出方程

2025年9月3日星期三第六章时序逻辑电路9④电路的输出方程(3)作状态转移表、状态转移图Qn+1=[J2Qn+ K2Qn]· CP222=[XQnQn+ XQn]· CP221Qn+1=[J1Qn+ K1Qn]· CP111=[XQn+ XQnQn]· CP112Q2nZn= XQ1n

第10页：时序逻辑电路的分析（续）

B01C10D11A001/00/00/01/00/01/01/10/0Xn/Zn状态转移图(4)功能分析“1111，…”序列信号检测电路

第11页：例6.2.3 分析图6.2.6时序电路的

例6.2.3分析图6.2.6时序电路的逻辑功能。

解：(1)结构分析（3个JKFF触发器，异步时钟）(2)三组方程（没有输出方程）(3)状态转移表CP1CP2CP3CP个数0 0 00 0 001 1 11 1 111 0 01 1 021 1 01 0 131 0 01 0 041 1 10 1 151 0 00 1 061 1 00 0 171 0 00 0 08(4)功能分析（异步八进制减法计数器）

第12页：第六章时序逻辑电路12图

2025年9月3日星期三第六章时序逻辑电路12图6.2.6例6.2.3的电路

第13页：第六章时序逻辑电路13激励方程次态方程

2025年9月3日星期三第六章时序逻辑电路13激励方程次态方程输出方程J1=K1=1,J2=K2=1,J3=K3=1Qn+1=[Qn]·Q233Qn+1=[Qn]·Q221Qn+1=[Qn]·CP11三组方程时钟方程：CP1= CP，CP2= Q1,CP3= Q

第14页：时序电路的设计

6.3时序电路的设计6.3.1同步时序电路的设计

第15页：同步时序电路的设计可按以下步骤进行：1建

同步时序电路的设计可按以下步骤进行：1建立原始状态转移图和原始状态转移表；

2化简原始状态转移表；

3进行状态编码；

4选择触发器类型，求电路输出方程及各触发器的驱动方程；

5画逻辑电路图。

第16页：试建立1001序列检测器的原

）建立原始状态转移图和原始状态转移表例6.3.1试建立1001序列检测器的原始状态转移图和原始状态转移表S2S3S01/00/00/01/00/01/01/10/0S1N(t)/Z(t)S(t)X=1X=0S1/0S0/0S0S1/0S2/0S1S1/0S3/0S2S1/1S0/0S

第17页：化简原始状态转移表

)化简原始状态转移表例6.3.2化简原始状态转移表N(t)/Z(t)S(t)X=1X=0B/0C/1AE/0C/1BE/0B/1CB/1D/1DB/1D/1E步骤（1）作状态对图（2）顺序比较，作隐含表（3）进行关联比较（4）作最简状态表BE√BCBE×××√×××A B CDBCDEBE√BC√BE××××√×××A B CDBCDEN(t)/Z(t)S(t)X=1X=0b/0b/1ad/0b/1bb/1d/1d

第18页：对表6.3.6进行状态编码

)进行状态编码例6.3.3对表6.3.6进行状态编码N(t)/Z(t)S(t)X=1X=0B/0A/0AC/0A/0BD/0A/0CD/1A/0D解(1)确定代码位数n取大于log2M的最小整数M=4, n取2(2)按优先级别确定应相邻的状态①x=0时具有相同次态的现态AB、AC、AD、BC、BD、CD；

x=1时有CD②同一现态在相邻输入下的不同次态为AB、AC、AD、AD③所有输入下都具有相同输出的现态为AB、AC、BC由①②③确定应相邻的状态，其次序为CD、AD、AB或AC（3）状态编码当用Q2Q1表示状态时，A、B、C、D的代码分别为00，01，11，10（4）作二进制状态转移表N(t)/Z(t)S(t)Q2Q1X=1X=001/000/00 011/000/00 110/000/01 110/100/01

第19页：设状态转移表如

）选择触发器类型，求电路输出方程及各触发器的驱动方程例6.3.4设状态转移表如6.3.8所示，试实现同步时序电路。

X=1X=010/000/00 001/100/00 101/000/01 0J1K1J2K2D2D1ZnXn000000000010000000100100000100110011001000100011010111101001101111由转移表可画出相应的卡诺图，求出

第20页：脉冲异步时序电路的设计设计步

6.3.2脉冲异步时序电路的设计设计步骤基本上和同步时序一样，但还须考虑以下问题（1）时钟信号的取值为：无脉冲“0”，有脉冲“1”（2）既要设计各触发器的激励信号，又要设计各触发器的时钟信号（3）触发器状态不变时，令CP=0,触发器的激励信号为任意态

第21页：例6.3.5 试用D触发器设计一个“

例6.3.5试用D触发器设计一个“X1—X2—X2”序列检测器（所谓输入脉冲为X1是指X1=1，X2=0；

输入脉冲为X2是指X2=1，X1= 0）解（1）拟定原始状态转移图和原始状态转移表B01Q1Q2A00X/ZC10X1/0X2/1X2/0X2/0X1/0X1/0N(t)/Z(t)S(t)XX2X1B/0A/0A(00)C/1A/0B(01)C/0A/0C(10)(2)状态化简和状态编码(3)确定时钟函数、激励函数、输出函数ZD2CP2D1CP1X2X1000ΦΦΦ1Φ001ΦΦΦΦΦ000Φ000001ΦΦ0001101100001ΦΦ00Φ011ΦΦΦ1Φ001Φ010010ΦΦ0001101101000ΦΦΦΦΦ000ΦΦ0ΦΦ010Φ100010ΦΦ0001101110ΦΦΦΦΦΦ00

第22页：由卡诺图可得（4）作逻辑电路（5）自启动

由卡诺图可得（4）作逻辑电路（5）自启动讨论B01A00X/ZC10X1/0X2/1X2/0X1/0X2/0Q1Q2D11X2/1X1/0X1/

第23页：时序逻辑电路的设计（续）

S3S01/00/10/01/01/01/00/0S1S20/0S01/00/11/01/00/0S1S20/0原始状态图简化状态图

第24页：寄存器和移存器

6.4寄存器和移存器6.4.1寄存器

第25页：寄存器特点：存数方便

1.寄存器特点：存数方便，容量小，一旦掉电，存放的数据即丢失。

2.寄存单元QS RQ1D C1D清“0”存数指令QS RD存数指令存数指令D(a)双拍接收(b)单拍接收(基本RSFF)(c)单拍接收(DFF)

第26页：MSI寄存器

• 3.MSI寄存器Q01D C1 RD0Q1D1Q2D2Q3D3111D C1 R1D C1 R1D C1 RCP4位MSI寄存器逻辑图功能输出输入D0D1D2D3异步清“0”并行输入保持0 0 0 0d0d1d2d3011d0d1d2d31 074175功能表74175移位功能：将Q0接
• D1、Q1接
• D2、Q2接D3。此时寄存器成串入/串出的右移移位寄存器。

第27页：移位寄存器1）五种类型

01 0 11 0 1 1012346.4.2移位寄存器1）五种类型（串入—并出单向；

串入—串出单向；

串并入—串出单向；

串并入—并出单向；

串并入—并出双向）例6.4.1 4位串入并出左移移存器。

Q31D3C1 <

第28页：MSI移位寄存器（1）四位串并入—串并出

）MSI移位寄存器（1）四位串并入—串并出双向移存器74194QRDS CP R&

≥1QRDS CP R&

≥1QRDS CP R&

≥1QRDS CP R&

≥11&

≥1D0D1D2D3DSRDSLCP1M1≤11M0D0D1D2D3DSLDSRCPM1M0功能0 0 0 0×××××××××0清除d0d1d2d3d0d1d2d3××↑111并入××××××0××1保持×××××××0011×××××1↑011右移0×××××0↑0111××××1×↑101左移0××××0×↑

第29页：应用：两片

应用：两片74194构成的8位双向移存器电路M1CP<

D0D1D2D3M0Q0Q1Q2Q3M1>

CPD0D1D2D374194(I)74194(II)M0Q0Q1Q2Q3DSRCPM0M1DSLDSRDSLDSLDSR

第30页：寄存器和移位寄存器（续）

Q0Q1Q2Q3M1>

CPDSRD0D1D2D3M0CPQ0Q1Q2Q3M1>

CPDSRD0D1D2D3M074194(I)74194(II)串入D’6~ D’001111操作M0M1=Q’0Q’1Q’2Q’3Q’4Q’5Q’6Q’7准备送数1 10 0 0 0 0 0 0 0先清0准备右移1 0D’00 1 1 1 1 1 1CP1↑准备右移1 0D’1D’00 1 1 1 1 1CP2↑准备右移1 0D’2D’1D’00 1 1 1 1CP3↑准备右移1 0D’3D’2D’1D’00 1 1 1CP4↑准备右移1 0D’4D’3D’2D’1D’00 1 1CP5↑准备右移1 0D’5D’4D’3D’2D’1D’00 1CP6↑准备送数1 1D’6D’5D’4D’3D

第31页：应用：两片

应用：两片74194构成的7位并人—串出转换电路Q0Q1Q2Q3M1>

CPDSRD0D1D2D3M0CPQ0Q1Q2Q3M1>

CPDSRD0D1D2D374194(I)74194(II)11110 D’0D’1D’2D’3D’4D’5D’6M0串行输出操作M0M1IIIQ0Q1Q2Q3Q0Q1Q2Q3准备送数1 1启动准备右移1 0D’3D’4D’5D’60 D’0D’1D’2CP1↑准备右移1 0D’2D’3D’4D’510 D’0D’1CP2↑准备右移1 0D’1D’2D’3D’41 10D’0CP3↑准备右移1 0D’0D’1D’2D’31 1 10CP4↑准备右移1 00 D’0D’1D’21 1 1 1CP5↑准备右移1 010 D’0D’11 1 1 1CP6↑准备并人1 11 10D’01 1 1 1C

第32页：位右移移存器

（2）4位右移移存器74195（具有双端串行输入、并行输入和串、并行输出功能）功能CPJS/L异步清除0 0 0 00串入、右移01↑↑↑↑11110 00 11 01 11111并入D0D1D2D3↑

第33页：位右移移存器

（3）8位右移移存器74165功能输出输入外部内部并入串入时钟时钟禁止移位/置数D0~D7DSRCLKCLKINHIBITS/异步置数d7d6d5d4d3d2d1d0d0~d70保持001右移11↑01右移00↑01保持↑

第34页：计数器功能

6.5计数器功能：记录输入脉冲的的个数；

分频；

定时；

产生顺序脉冲和序列码以及进行数值运算。

基本结构计数器的分类：（1）二进制、十进制和任意进制（按模值）（2）同步、异步（按脉冲）（3）加法、减法和可逆计数器（按逻辑功能）

第35页：二进制计数器1）同步计数器

6.5.1二进制计数器1）同步计数器(1)基本结构（公共脉冲；

触发器TFF;

T1=1, T2=Q1, T3=Q1·Q2, Tn=Q1Q2…Qn-1,Z=Q1Q2…Qn）(2)电路实例RC1<

Q31J3&

&

1K3RC1<

第36页：异步计数器(1)加法计数器基本结构

）异步计数器(1)加法计数器基本结构（●触发器T’FF;

●计数脉冲接CP1,对于上升沿翻转的触发器，接CPi+1；

对于下降沿翻转的触发器，接CPi+1）(3)电路实例(3位异步加法计数器)(2)减法计数器基本结构（与加法计数器基本相同，但使用的进位端子和加法计数器相反）C1<

Q31D3C1<

Q21D2C1<

Q11D1CP●●CPQ1Q2Q3000000000000000111111111111123456783）MSI二进制计数器

第37页：计数器（续）

QRD1J1K&

&

C11Q3≥11&

&

&

QRD1J1K&

第38页：十进制计数器

6.5.2十进制计数器1）74LS90(1)由JKFF FF0接成的T’FF（2）由JKFF FF1、FF2和FF3构成的异步时序电路>

C1 FF0SDRD1J1KQ0>

C1 FF3SDRD1J1KQ3>

C1 FF1SDRD11J1KQ1RD2>

C1 FF2SDRD11J1KQ2RD2CP0CP1&

R01R02&

第39页：计数器的接法

Q3Q2Q1Q0CP1<

CP0<

R01R02S91S9274907490用作8421BCD计数器的接法Q3Q2Q1Q0Q0↓CP00000001001000110100010101100111100010010000111110123456789107490用作8421BCD计数器状态转移表Q3Q2Q1Q0CP1<

CP0<

R01R02S91S9274907490用作5421BCD计数器状态转移表7490用作5421BCD计数器的接法Q0Q3Q2Q1Q3↓CP0000000100100011010010001001101010111100000011012345678910CPCP

第40页：异步清除

功能Q3Q2Q1Q0D3D2D1D0异步清除0 0 0 0ø ø ø øøø øø0同步并入d3d2d1d0d3d2d1d0↑ø ø018421BCD计数0000~1001ø ø ø ø↑1 111保持ø ø ø øø0 111ø ø ø øøø011P (S1) T(S2)CPQcc=0Qcc2）74LS160同步8421BCD加法计数器，与74LS161基本相同

第41页：主要移存器和计数器比较其它清0并入位数主

主要移存器和计数器比较其它清0并入位数主要功能名称异步同步4双向移存器74194同步并入异步同步4右移移存器74195串,并入,串出异步8右移移存器741650000~1111异步同步4同步加法计数器741610000~1111同步同步4同步加法计数器741630000~10010000~1100异步同步4异步加法计数器74900000~1001异步同步4同步加法计数器74

第42页：任意进制计数器1）用触发器和

6.5.3任意进制计数器1）用触发器和逻辑门设计任意进制计数器例6.5.1试用JKFF和与非门设计按自然二进制码记数的M=5的同步加法记数器解(1)求触发器级数n≥log25,取n=3(2)列综合表(3)求激励函数(4)作逻辑电路图J3K3J2K2J1K10Ø0 Ø 1 Ø0Ø1 Ø Ø 10ØØ 0 1 Ø1Ø Ø 1 Ø 1Ø 1 0 0 0 Ø001010011100000000001010011100Ø 1 1 Ø Ø 0Ø 1 Ø 0 Ø 0Ø 1 1 Ø Ø 0011010001101110111偏离状态C1<

Q31J3&

&

1K3RC1<

Q21J21K2RC1<

Q11J11K1CPR

第43页：用MSI计数器构成任意进制计数器（1）复

）用MSI计数器构成任意进制计数器（1）复“0”法Q3Q2Q1Q0CP1<

CP0<

R01R02S91S927490CPCPD0D1D2D374161Q0Q1Q2Q3QCCPTLDCP<

&

111CPD0D1D2D374163Q0Q1Q2Q3QCCPTLDCP<

&

第44页：计数器（续2）

CPQ0Q1Q2Q3CR0000000000001111111123456CPQ0Q1Q2Q3CR00000000000011111111234560异步复零法实现M=6电路的工作波形图同步复零法实现M=6电路的工作波形图00000000000000000CPD0D1D2D374163Q0Q1Q2Q3QCCPTLDCP<

&

111同步复零法电路CPD0D1D2D374161Q0Q1Q2Q3QCCPTLDCP<

&

111异步复零法电路

第45页：试用74161用置最小数法实

（2）置数法①置最小数法例6.5.2试用74161用置最小数法实现M=12的计数器。

解最小数=N-M=16-12=4CPD0D1D2D374161Q0Q1Q2Q3QCCPTCP<

110 1 0 0②预置零法例6.5.3试用74161用预置零数法实现M=6的计数器。

解反馈状态M-1=5CPD0D1D2D374161Q3Q2Q1Q0QCCPTCP<

&

1状态转移路线Q3Q2Q1Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1跳过状态起跳状态

第46页：用74161用置最大数法实现

③置最大数法例6.5.4用74161用置最大数法实现M=12的计数器。

解起跳状态M-2=10D0D1D2D374161Q3Q2Q1Q0QCCPTCP<

&

11 1 1 111CP状态转移路线Q3Q2Q1Q00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1跳过状态起跳状态

第47页：计数器（续3）

(3)M>

ND0D1D2D374160(II)Q3Q2Q1Q0QCCPTCP<

1111D0D1D2D374160(I)Q3Q2Q1Q0QCCPTCP<

1111CP1进位D0D1D2D374160(II)Q3Q2Q1Q0QCCPTCP<

11D0D1D2D374160(I)Q3Q2Q1Q0QCCPTCP<

1111CP进位

第48页：状态Qcc(I)CP(II)(即

CP(I)74160(I)状态Qcc(I)CP(II)(即Qcc1的非)74160(II)…0189101118192021…0189018901…012D0D1D2D374160(II)Q3Q2Q1Q0QCCPTCP<

1111D0D1D2D374160(I)Q3Q2Q1Q0QCCPTCP<

1111CP1进位

第49页：例6.5.5 用两片

例6.5.5用两片74160实现M=29的计数器。

解D0D1D2D374160(II)Q3Q2Q1Q0QCCPTCP<

1D0D1D2D374160(I)Q3Q2Q1Q0QCCPTCP<

111CP进位D0D1D2D374160(II)Q3Q2Q1Q0QCCPTCP<

1D0D1D2D374160(I)Q3Q2Q1Q0QCCPTCP<

111CP进位&

第50页：MSI任意进制计数器

(4)MSI任意进制计数器（T213）>

C1 FF0RD1J1KQ0>

C1 FF3RD1JQ3>

C1 FF1RD1J1KQ1>

C1 FF2RD1J1KQ2Q0Q1Q3Q21KQCC111111111≥1&

CRCPR2R4R1R3RD功能CR CP异步清0计数保持1Ø Ø0 0 ↓0 1Ø

第51页：移存型计数器1)概述

6.5.4移存型计数器1)概述(串入并出的移存器)2)分析和设计(写出第一级触发器的以后各级触发器的都可用表示)例6.5.6用DFF实现M=6的移存型计数器。

解(1)选用3个DFF(2)作出由三级触发器构成的状态转移图(3)选择流程图中一路径可列出综合表进行逻辑设计111110101100011010001000D1Q3Q2Q11110000 0 00 0 10 1 11 1 11 1 01 0

第52页：典型电路（1）环形计数器

)典型电路（1）环形计数器(D1=Q4)Q41DC1 <

Q31DC1 <

Q21DC1 <

Q11DC1 <

RDSDRDRDCP预置Q4Q3Q2Q1=1000100111111110110111001011101010000111011001010100001100100001000010000001001001000123Q4Q3Q2Q1CP↑状态转移路线

第53页：扭环形计数器

（2）扭环形计数器Q41DC1 <

Q31DC1 <

Q21DC1 <

Q11DC1 <

RDRDRDRDCP清“0”0000000100110111111111101100100010110110110110100100100100100101(D1=Q4)

第54页：计数器（续4）

11100111101111011234Q0Q1Q2Q3CP↑Q0Q1Q2Q3M1>

CPDSRD0D1D2D3M0CP7419411RD1 1 1 0状态转移路线

第55页：序列码发生器1）概述

6.6序列码发生器1）概述（1）计数型序列码发生器（2）反馈移存型序列码发生器组合逻辑模M计数器……Q1QnQn-1f1fm组合逻辑…FnF1…Fn-1fCP…2)计数型序列码发生器（1）已知序列码设计发生器例6.6.1设计产生序列码F=11110101的序列码发生器解：①设计M=8的计数器采用MSI二进制计数器74161，用其低三位作八进制计数②设计组合电路列出组合电路的真值表。

采用MSI MUX74151实现其逻辑功能F11110000000100100011Q3Q2Q1Q0F01010100010101100111Q3Q2Q1Q0CPD0D1D2D374161Q0Q1Q2Q3QCCPT>

CP111D0D1D2D3D4D5D6D7A0A1A21111010174151F

第56页：设计产生序列码

(2)已知序列长度设计发生器（可自行设定码型，过程与上相同）3）移存型序列码发生器的设计（1）已知序列码设计发生器例6.6.2设计产生序列码101000的反馈移存型序列码发生器解采用DFF构成移存型计数器第一步：求状态转移表第二步:作激励函数D1的真值表，并用卡诺图化简求得D1=第三步：作逻辑图模数状态转移路线Q3Q2Q1M=4101010100000001010模数状态转移路线Q4Q3Q2Q1M=61010010010000001001001011010Q41DC1 <

Q31DC1 <

Q21DC1 <

Q11DC1 <

RDSDRDSD&

&

第57页：设计M=15的m序列码发生器

(2)已知序列长度设计发生器①m序列码的设计Qn1DC1 <

Qn-11DC1 <

Q21DC1 <

Q11DC1 <

SDSDSDSD=1…C2C1Cn-1Cnfm序列码发生器的一般结构例6.6.3设计M=15的m序列码发生器。

解：第一步求级数n由2n-1=15得n=4第二步确定反馈函数f f=Q4⊕Q3第三步作逻辑电路第四步写序列码Q4=111100010011010第五步作状态转移图第六步自启动性第一级的激励改为Q41DC1 <

第58页：设计M=16的序列码发生器解

②非m序列码的设计a.M=2n例6.6.4设计M=16的序列码发生器解只要把Q4Q3Q2Q1=0000强行纳入1000与0001之间即可b.M<

(2n-1)例6.6.5设计M=10的序列码发生器解第一步求级数n、确定反馈函数f由M=10可知n=4 f=Q4⊕Q3第二步作状态转移图，确定起跳状态6.7顺序脉冲发生器（分配器）分配器有节拍分配器和脉冲分配器2种例6.7.1试设计四输出节拍分配器。

解(1)设计M=4的计数器采用由JKFF构成的同步加法计数器（2）设计2-4线译码器Y0Y1Y2Y3Q2Q1100001000010000100011011C1<

Q21J21K2C1<

Q11J11K11CP&

Y0&

第59页：节拍分配器波形脉冲分配器波形

CP00000000111111234561Q0Q1Y0Y1Y2Y3CP0000000011111123456177节拍分配器波形脉冲分配器波形Q0Q1Y0Y1Y2Y

第60页：序列码发生器（续）

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C11J1KQ2&

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C11J1KQ3&