04 第四章 组合逻辑电路.ppt

第1页：第四章组合逻辑电路第一节

• 第四章组合逻辑电路第一节SSI构成的组合逻辑电路的分析和设
• 计2.分析步骤(1)从输入端开始，逐级推导出函数表达式一、组合电路的分
• 析1.分析目的(2)列真值表(3)确定逻辑功能

第2页：组合电路的设计

21.设计目的2.设计步骤（双轨输入情况下）二、组合电路的设计(1)列真值表(2)写最简表达式(3)画逻辑电路

第3页：第二节中规模集成组合逻辑电路

• 一、编码
• 器1.二进制编码器(1) 8—3线普通编码器(2) 8—3线优先编码器74148(3) 74148的级
• 联2.二—十进制优先编码器74147第二节中规模集成组合逻辑电路

第4页：第四章组合逻辑电路数字电路时序逻辑电路

第四章组合逻辑电路数字电路时序逻辑电路组合逻辑电路其中，Ii和Fi都是二值逻辑信号图4.0.

第5页：第一节

• 第一节SSI构成的组合逻辑电路的分析和设计一、组合电路的分
• 析1.分析目的：确定电路实现的逻辑功
• 能2.分析步骤：(1)从输入端开始，逐级推导出函数表达式;(2)列真值表

第6页：分析如图

(3)确定逻辑功能例4.1.1分析如图4.1.1(a)所示的逻辑电路的逻辑功能。

图4.1.1(a)

第7页：解：(1)写出逻辑表达式输出输入

解：(1)写出逻辑表达式输出输入C SA B0 00 00 10 10 11 01 01 1(2)列真值表S = A AB B AB = A AB + B AB = AB + ABC = AB = AB(3)确定逻辑功能A、B为一位二进制数，S为本位和，C为本位向高位的进位。

表4.1.

第8页：此，此电路完成半加运算，是一个一位半加器

因此，此电路完成半加运算，是一个一位半加器。

半加器的逻辑符号如下图所示。

在进行信息传输时，为检测信息是否出错，常在信息后附加一个校验部分：校验和。

图4.1.1 (b)

第9页：如，传输的信息为

例如，传输的信息为“China“，则校验和的求法如下：信息ChinaASCII100001111010001101001110111011000011001101＋校验和

第10页：全加运算

全加运算＋101被加数111加数111进位1100和半加运算全加运算

第11页：例4.1.2 分析如图4.1.2所示的逻

例4.1.2分析如图4.1.2所示的逻辑电路的逻辑功能。

图4.1.

第12页：解：(1)写出逻辑表达式(2)列真值表

解：(1)写出逻辑表达式(2)列真值表(3)确定逻辑功能奇校验码产生电路F = D1⊕D2⊕D3⊕D4= D1⊕D2⊕D3⊕D

第13页：输出输入

输出输入FD1D2D3D410 0 0 000 0 0 100 0 1 010 0 1 100 1 0 010 1 0 110 1 1 000 1 1 1输出输入FD1D2D3D401 0 0 011 0 0 111 0 1 001 0 1 111 1 0 001 1 0 101 1 1 011 1 1 1表4.1.

第14页：组合电路的设计1.设计目的：确定满足一定

• 二、组合电路的设
• 计1.设计目的：确定满足一定逻辑功能的电
• 路2.设计步骤（双轨输入情况下）(1)列真值表；(2)写最简表达式；用与非门实现写原函数最简与或式例：F1= AB + CD = AB·CD

第15页：用或非门实现用与或非门实现写原函数最简或

用或非门实现用与或非门实现写原函数最简或与式写反函数最简与或式例：F2= (A+B)·(C+D) = A+B + C+D例：F3= AB + C ,则F3= AB + C(3)画逻辑电路

第16页：例4.1.3 试设计一个1位全加器电路

例4.1.3试设计一个1位全加器电路。

解：(1)列真值表输出输入CiSiAiBiCi-10 00 0 00 10 0 10 10 1 01 00 1 1输出输入CiSiAiBiCi-10 11 0 01 01 0 11 01 1 01 11 1 1表4.1.

第17页：写最简表达式

(2)写最简表达式；

11111010110100AiBiCi-1(a) Si的卡诺图11111010110100AiBiCi-1(b) Ci的卡诺图Si= AiBiCi-1+ AiBiCi-1+ AiBiCi-1+ AiBiCi-1Ci= AiBi+ BiCi-1+ AiCi-1图4.1.

第18页：变换Si、Ci，可得

变换Si、Ci，可得：Si=AiBiCi-1+ AiBiCi-1+AiBiCi-1+ AiBiCi-1=Ai(BiCi-1+BiCi-1)+ Ai(BiCi-1+ BiCi-1)=AiBi⊕Ci-1+ Ai(Bi⊕Ci-1)= Ai⊕Bi⊕Ci-1Ci= AiBi+ BiCi-1+ AiCi-1= AiBi+AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1= AiBi+ (Ai+ Ai) BiCi-1+(Bi+ Bi) AiCi-1= AiBi+ Ci-1( Ai⊕Bi)

第19页：图4.1.4 (a)全加器电路(3)画逻

图4.1.4 (a)全加器电路(3)画逻辑电路，如下图(a)所示。

第20页：图4.1.4 (b)全加器逻辑符号例

图4.1.4 (b)全加器逻辑符号例4.1.4试设计一个1位二进制数比较单元。

解：(1)列真值表

第21页：输出输入

输出输入FA<

BFA=BFA>

BA B0 1 00 01 0 00 10 0 11 00 1 01 1(2)写最简表达式；

FA>

B= ABFA=B= A B + A BFA<

B= AB表4.1.

第22页：画逻辑电路图

(3)画逻辑电路图4.1.

第23页：例4.1.5 用最少的与非门实现函数

例4.1.5用最少的与非门实现函数F = AB+BC。

解：由于函数已是最简与或式，直接将F两次取反，得F = AB + BC = AB·BC画逻辑电路图，如下图所示。

图4.1.

第24页：例4.1.6 用与非门实现函数

例4.1.6用与非门实现函数F = AB + BC + BD + ABCD。

解：由于函数已是最简与或式，直接将F两次取反，得F = AB·BC·BD·ABCD画逻辑电路图，如右图(a)所示。

图4.1.7 (a)

第25页：对函数还可做如下变换

对函数还可做如下变换：F = AB + BC + BD + ABCD= B ( A + C + D ) + ABCD= B ACD + ABCD= B ACD · ABCD相应的逻辑电路图，如右图(b)所示。

图4.1.7 (b)

第26页：“门电路的数量最少”和“级数最少”通常相

“门电路的数量最少”和“级数最少”通常相互矛盾。

(1)项数最少(2)每项中的变量数最少(3)对最简表达式进行适当变换以减少门电路的数量，但有时不能进行变换。

图(a)为二级5与非门，图(b)为三级4与非门。

图(b)虽然门电路数少，但级数多，致使工作速度慢。

通常，题目不特别指明，即按“级数最少”解题：(1)项数最少(2)每项中的变量数最少特别指明侧重前者，则按“门电路的数量最少”解题：

第27页：用最少的或非门实现函数

求函数的最简或与式，函数的卡诺图如下图所示：例4.1.7用最少的或非门实现函数F = AB+BC。

111010010010110100ABC解：所以F = (B + C)(A + B)= B + C + A + B

第28页：用与或非门实现函数

逻辑电路如下图所示：求反函数的最简与或式，函数的卡诺图如下图所示：例4.1.8用与或非门实现函数F = AB+BC。

解：图4.1.8 (a)

第29页：B逻辑电路如下图所示：图

29111010010010110100ABC所以F = B C + A BF = B C + A B逻辑电路如下图所示：图4.1.8 (b)

第30页：第二节中规模集成组合逻辑电路

编码：在数字技术中，通常用二进制数码0和1构成的一组有序组合（称为代码）来表示各种对象（如十进制数、字符等）。

这一指定过程，称为编码。

第二节中规模集成组合逻辑电路一、编码器

第31页：二进制编码器2n个互不相同的状态

311.二进制编码器2n个互不相同的状态(1) 8—3线普通编码器(共需n位码元)2n个代码I0～I7：输入端A、B、C：输出端图4.2.

第32页：表4.2.1 3位二进制编码器真值表输出

表4.2.1 3位二进制编码器真值表输出输入A B CI0I1I2I3I4I5I6I70 0 010 0 0 0 0 0 00 0 1010 0 0 0 0 00 1 00 010 0 0 0 00 1 10 0 010 0 0 01 0 00 0 0 010 0 01 0 10 0 0 0 010 01 1 00 0 0 0 0 0101 1 10 0 0 0 0 0 01①产生输入端十进制下标的自然二进制码②输入端高电平（即逻辑“1”）有效

第33页：线优先编码器

(2) 8—3线优先编码器74148简化符号0～7：输入端；

Y0～Y2：输出端；

EN(Enable)：输入使能端；

YEX：输出有效标志端；

YEN：输出使能端；

74148各输入端、输出端都是低电平有效。

第34页：表4.2.2 8—3线优先编码器

表4.2.2 8—3线优先编码器74148功能表①产生输入端十进制下标的自然二进制码的反码②输入端低电平（即逻辑“0”）有效101 1 01 1 1 1 1 10Ø0101 0 11 1 1 1 10Ø Ø000000001EN使能输入1 1 11 0 00 1 10 1 00 0 10 0 01 1 11 1 1Y2Y1Y0输出00000011YEX输出标志11 1 10Ø Ø Ø Ø11 10Ø Ø Ø Ø Ø110Ø Ø Ø Ø Ø Ø11 1 1 10Ø Ø Ø11 1 1 1 1 1 1010Ø Ø Ø Ø Ø Ø Ø01 1 1 1 1 1 1 11Ø Ø Ø Ø Ø Ø Ø ØYENI7I6I5I4I3I2I1I0使能输出输入

第35页：的级联当片(2)处于编码状态时

(3) 74148的级联当片(2)处于编码状态时，YEN=1，从而片(1)不工作；

当片(2)处于非编码状态时，YEN=0，从而片(1)工作；

图4.2.

第36页：二—十进制优先编码器

362.二—十进制优先编码器74147I1～I9：输入端；

Y0～Y3：输出端；

74147各输入端、输出端都是低电平有效。

第37页：表4.2.3 二—十进制优先编码器

表4.2.3二—十进制优先编码器74147功能表①产生输入端十进制下标的8421BCD码的反码②输入端低电平（即逻辑“0”）有效0 1 1 0Ø Ø Ø Ø Ø Ø Ø Ø00 1 1 1Ø Ø Ø Ø Ø Ø Ø011 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 0Y3Y2Y1Y0输出Ø Ø Ø Ø Ø01 1 1Ø Ø Ø Ø01 1 1 1Ø Ø Ø01 1 1 1 1Ø Ø Ø Ø Ø Ø01 11 1 1 1 1 1 1 1 1Ø Ø01 1 1 1 1 1Ø01 1 1 1 1 1 101 1 1 1 1 1 1 1I1I2I3I4I5I6I7I8I9输入

第38页：编码器与数据选择器（续）

作业题4.24.44.7 (3)

第39页：线译码器(3)使能端的作用1.二进制译码

• 二、译码器(2) 3－8线译码器(3)使能端的作
• 用1.二进制译码器(1) 2－4线译码器(4)用译码器设计组合逻辑电
• 路2.二—十进制译码器

第40页：数据选择器1.四选一数据选择器

(1)七段数码管(2)数字显示译码器74483.数字显示译码器三、数据选择器1.四选一数据选择器

第41页：译码器译码：将输入的每个代码的含义“翻译

二、译码器译码：将输入的每个代码的含义“翻译”过来，给出相应的输出信号。

1.二进制译码器2n个n位二进制代码2n个互不相同的状态(1) 2－4线译码器

第42页：图4.2.5 (a)逻辑图(b)简化符号

图4.2.5 (a)逻辑图(b)简化符号EＮ：使能端，低电平有效；

A1、A0地址输入端；

Y3～Y0译码输出端；

第43页：表4.2.4 2－4线译码器的功能表

表4.2.4 2－4线译码器的功能表1 1011 000001EN使能输入1 1 101 1101 10 101 1 10 01 1 1 1ØØY0Y1Y2Y3A1A0输出输入EＮ=0时，器件工作，算出输入的一组二进制代码对应的十进制数，以此数作为下标的输出端被选中(输出0)。

第44页：双2－4线译码器

－4线译码器的逻辑表达式；

器件不工作；

器件工作EN=1，Yi=1 ( i = 0,1,2,3 )EN=0，Yi= mi( i = 0,1,2,3 )图4.2.6双2－4线译码器74139的简化逻辑符号

第45页：线译码器图

(2) 3－8线译码器图4.2.7 (a)简化符号E1、E2A、E2B：使能端；

A2、A1、A0地址输入端；

Y7～Y0译码输出端；

第46页：表4.2.5 3－8线译码器

表4.2.5 3－8线译码器74138的功能表1 1 1 1 101 11 0 11 01 1 1 1 1 1011 1 01 01 01 01 01 01 01 00ØØ 1E1E2A+E2B使能输入1 1 1 101 1 11 0 01 1 101 1 1 10 1 11 101 1 1 1 10 1 0101 1 1 1 1 10 0 11 1 1 1 1 1 101 1 101 1 1 1 1 1 10 0 01 1 1 1 1 1 1 1Ø Ø Ø1 1 1 1 1 1 1 1Ø Ø ØY0Y1Y2Y3Y4Y5Y6Y7A2A1A0输出输入

第47页：线译码器

－8线译码器74138的逻辑表达式；

器件不工作；

器件工作E1=1和E2A+E2B=0同时满足，Yi= mi( i = 0,1…,7 )E1=1和E2A+E2B=0不同时满足，Yi=1 ( i = 0,1…,7 )(3)使能端的作用①扩展地址输入端

第48页：译码器与数字显示译码器（续）

图4.2.8 (a)

第49页：表4.2.6 2－4线译码器扩展为

表4.2.6 2－4线译码器扩展为3－8线译码器的真值表1 1 1 1 1 1 101 01 1 1Y0Y1Y2Y3Y4Y5Y6Y7A2A1A01 01 01 00 10 10 10 11EN 2EN使能输入1 1 1 1 101 11 0 11 1 1 101 1 11 0 01 1 101 1 1 10 1 11 1 1 1 1 1011 1 01 101 1 1 1 10 1 0101 1 1 1 1 10 0 101 1 1 1 1 1 10 0 01Y01Y11Y21Y32Y02Y12Y22Y3A2A1A0输出输入

第50页：译码器与数字显示译码器（续2）

图4.2.8 (b)

第51页：构造数据分配器(b)图

②构造数据分配器(b)图4.2.9 (a)例如：AB = 00，则输出选中Y0通道，Y0= D。

因为D = 0，Y0= 0；

D = 1，Y0= 1。

所以，Y0= D。

第52页：用译码器设计组合逻辑电路原理：译码器每个

(4)用译码器设计组合逻辑电路原理：译码器每个输出端分别与某一个最小项（高电平译码）或某一个最小项非（低电平译码）相对应。

例1用74138实现函数F = AB + AC。

解：F (A,B,C) = AB + AC = m4+ m6+ m7= m4+ m6+ m7= m4·m6·m7= Y4·Y6·Y

第53页：译码器与数字显示译码器（续3）

图4.2.10 (a)

第54页：译码器与数字显示译码器（续4）

另，F (C,B,A) = AB + AC = m1+ m3+ m7= m1+ m3+ m7= Y1·Y3·Y

第55页：译码器与数字显示译码器（续5）

图4.2.10 (b)

第56页：例2用74138设计一个多输出组合网络

例2用74138设计一个多输出组合网络，它的输入为A、B、C三个变量，输出为下面三个函数。

F3= A + B + CF2= A + CF1= AC + BC解：F1(A,B,C) = AC + BC = m1+ m5+ m7= m1·m5·m7F2(A,B,C) = A + C = m0+m2+m4+m5+m6+m

第57页：译码器与数字显示译码器（续6）

= m0+m2+m4+m5+m6+m7= m1+ m3= m1·m3= Y1·Y3F3(A,B,C) = A+B+C = A B C = m0=Y0图4.2.

第58页：二—十进制译码器图

582.二—十进制译码器图4.2.12 (c)8421BCD码译码器7442余3BCD码译码器7443余3格雷BCD码译码器7444A3～A0：地址输入端；

Y9～Y0：输出端。

第59页：表4.2.7 二—十进制译码器

表4.2.7二—十进制译码器7442的功能表1 1 1 1 1 1 101 10 1 1 11 1 1 1 101 1 1 10 1 0 11 1 1 101 1 1 1 10 1 0 01 1 101 1 1 1 1 10 0 1 11 1 1 1 1 101 1 10 1 1 01 1 1 1 1 1 1 1011 0 0 01 101 1 1 1 1 1 10 0 1 0101 1 1 1 1 1 1 10 0 0 101 1 1 1 1 1 1 1 10 0 0 0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A3A2A1A0输出输入

第60页：译码器与数字显示译码器（续7）

续表1 1 1 1 111 1 1 11 1 1 01 1 1 111 1 1 1 11 1 0 11 1 111 1 1 1 1 11 1 0 01 1 1 1 1 111 1 11 1 1 11 1 1 1 1 1 1 1 1 11 0 1 11 11 1 1 1 1 1 1 11 0 1 01 1 1 1 1 1 1 1 101 0 0 1Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A3A2A1A0输出输入

第61页：数字显示译码器

数字显示译码器BCD码3.数字显示译码器七段数码管(1)七段数码管半导体数码管液晶数码管共阳极共阴极

第62页：译码器与数字显示译码器（续8）

(a)外形图(b)等效电路图4.2.13 C－391E

第63页：数字显示译码器

(2)数字显示译码器7448简化符号A3～A0：8421BCD输入端Ya～Yg：七段输出端LT：灯光测试输入端RBI：串行灭零输入端BI / RBO：熄灭输入/串行灭零输出端

第64页：图4.2.15 0～15十六个字符显示

图4.2.15 0～15十六个字符显示

第65页：表4.2.8 7448功能表

表4.2.8 7448功能表1 1 1 0 0 0 010 1 1 1Ø171 1 1 1 1 1 111 0 0 0Ø181 1 1 0 0 1 10 0 1 1 1 1 11 0 1 1 0 1 10 1 1 0 0 1 11 1 1 1 0 0 11 1 0 1 1 0 10 1 1 0 0 0 01 1 1 1 1 1 0YaYbYcYdYeYfYg输出11111111LTØØØØØØØ1RBI11111111BI / RBO1 0 0 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0A3A2A1A0输入译码显示说明54369210十进制数或功能

第66页：续表测试

续表测试1 1 1 1 1 1 11Ø Ø Ø ØØ0LT=0灭零0 0 0 0 0 0 000 0 0 001RBI=00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 1 1 1 11 0 0 1 0 1 10 1 0 0 0 1 10 0 1 1 0 0 10 0 0 1 1 0 1YaYbYcYdYeYfYg输出Ø111111LTØØØØØØØRBI0111111BI / RBOØ Ø Ø Ø1 1 1 11 1 1 01 1 0 11 1 0 01 0 1 11 0 1 0A3A2A1A0输入熄灭译码显示说明151413BI=0121110十进制数或功能

第67页：图4.2.17 用7448驱动

图4.2.17用7448驱动BS201A的连接方法1KΩ×

第68页：图4.2.18 有灭零控制的8位数码显示

图4.2.18有灭零控制的8位数码显示系统

第69页：数据分配器和数据选择器示意图

三、数据选择器图4.2.19数据分配器和数据选择器示意图

第70页：四选一数据选择器图

701.四选一数据选择器图4.2.20 ( c )简化符号EＮ：使能端；

A1、A0：地址输入端；

D3～D0：数据输入端；

Y：输出端；

第71页：表4.2.9 四选一

表4.2.9四选一MUX的功能表00001EN使能输入D31 1D21 0D10 1D00 00Ø ØYA1A0输出输入EＮ=0时，器件工作，算出输入的一组二进制代码对应的十进制数，以此数作为下标的D端被选中。

第72页：四选一

EN = 1, Y = 0 ;

四选一MUX的逻辑表达式D2D00D10D311A1A0四选一MUX的卡诺图EN = 0, Y = A1A0D0+ A1A0D1+ A1A0D2+ A1A0D3图4.2.24 ( b )

第73页：图4.2.21 74153的简化逻辑符号

图4.2.21 74153的简化逻辑符号

第74页：第四章组合逻辑电路

• 作业题4.122025年9月3日星期三第四章组合逻辑电路742.八选一数据选择器四、数据比较
• 器1.四位并行数据比较器74853.数据选择器的扩
• 展4.用数据选择器设计组合逻辑电
• 路2.数据比较器的应用举例五、全加
• 器2.四位超前进位全加
• 器3.全加器的应用举
• 例1.四位串行进位全加器

第75页：第三节竞争和冒险2.冒险

• 第三节竞争和冒
• 险2.冒险二、逻辑冒险的检查一、竞争和冒险的概
• 念1.竞
• 争1.代数
• 法2.卡诺图法三、功能冒险的检查

第76页：冒险的消除方法1.增加多余项

• 763.不变的（n-p）个输入变量组成的乘积项所对应的卡诺圈中，有“1”也有“0”。四、冒险的消除方
• 法1.增加多余项（只适用于消除逻辑冒险
• ）2.加滤波电容（对输出波形边沿要求不高的情况下运用
• )3.加取样脉
• 冲1.输入变量变化前后，函数值相同
• ；2.有p（≥2）个变量同时变化；

第77页：第三节竞争和冒险

同路径到达输出端有先有后

1个或1个以上输入信号变化

入信号到达输出端有先有后

2个或2个以上输入信号变化

第78页：组合逻辑电路中的竞争和冒险（续）

图4.3.1(d)(g)(e)例1：F = AC + AB。

第79页：冒险的产生例

A(d)A(g)A(e)FB = C = 1时1tpd1tpd2tpd2tpd1tpd110图4.3.2冒险的产生例1：F = AC + AB。

第80页：冒险(2)冒险的分类(1)冒险的概念

ABC例2：F = AC + BC + AC。

111011001010110100ABC1011001101112.冒险(2)冒险的分类(1)冒险的概念

第81页：按短暂尖峰极性

①按短暂尖峰极性AFA010(a) 1型冒险

第82页：型冒险

AFA101(b) 0型冒险

第83页：逻辑冒险的检查1.代数法

②按产生短暂尖峰的原因逻辑冒险和功能冒险二、逻辑冒险的检查1.代数法F = A + A或F = A·A（1型逻辑冒险）（0型逻辑冒险）例1 F = AC + AB。

当B=C= 1时，F = A + A，存在0型逻辑冒险。

第84页：C·C，存在1型逻辑冒险

当A=B= 0时，F = C·C，存在1型逻辑冒险。

例2 F = ( A+C )·( B+C )。

例3 F = A C + B C + A C。

在A=B=1时，F = C + C，存在0型逻辑冒险。

2.卡诺图法两个卡诺圈部分相切，而这个相切部分又没有被另外的卡诺圈包围，则存在逻辑冒险。

第85页：组合逻辑电路中的竞争和冒险（续2）

85111111010110100ABC逻辑冒险产生的条件：相切部分取值相同的变量此时的取值组合。

对上例，即A = B = 1时，存在0型逻辑冒险。

图4.3.4例4 F = A C + B C + A C。

第86页：试判断是否存在逻辑冒险

例5 F = B C + A B + A C D。

试判断是否存在逻辑冒险。

ABCD11011111110111110010110100在AC = 00时，或在ABD = 111时，在BCD = 011时，或存在0型逻辑冒险。

第87页：功能冒险的检查1.输入变量变化前后

• 三、功能冒险的检
• 查1.输入变量变化前后，函数值相同
• ；2.有p（≥2）个变量同时变化
• ；3.不变的（n-p）个输入变量组成的乘积项所对应的卡诺圈中，有“1”也有“0”。则电路中存在功能冒险。

第88页：例6已知

• 88111111010110100ABC图4.3.4例6已知F = A C + B C + A C，当ABC从101变为110时，是否会出现功能冒险
• 。1. F ( 1,0,1) = F ( 1,1,0 )
• ；2. B和C 2个变量同时变化
• ；3. A对应的卡诺圈中有“0”也有“1”。所以，电路中存在功能冒险。

第89页：开始判断电路中是否存在冒险的步骤：逻辑冒

开始判断电路中是否存在冒险的步骤：逻辑冒险有冒险功能冒险有冒险无冒险结束NYYN

第90页：例7分析如下图所示的组合网络中，当

例7分析如下图所示的组合网络中，当ABCD从0100向1101变化时和ABCD从1000向1101变化时，是否会出现冒险？

第91页：解：1.当

解：1.当ABCD从0100向1101变化时：ABCD111101111111101100101101001. F(0,1,0,0)=F(1,1,0,1)；

2.有2个变量同时变化；

3. BC对应的卡诺圈中有“0”也有“1”；

所以，此时电路中存在功能冒险。

先判断是否有功能冒险，函数F的卡诺图如下图所示：

第92页：有2个变量同时变化

• ABCD111101111111101100101101001. F(1,0,0,0)=F(1,1,0,1)
• ；2.有2个变量同时变化
• ；3. AC对应的卡诺圈中全部为“1”；所以，此时电路中不存在功能冒险
• 。2.当ABCD从1000向1101变化时：先判断是否有功能冒险，函数F的卡诺图如下图所示：

第93页：再判断是否有逻辑冒险

再判断是否有逻辑冒险：ABCD11110111111110110010110100即AC = 10时，存在0型逻辑冒险。

由卡诺图可知，C D和AD对应的卡诺圈部分相切，而相切部分又没被其它卡诺圈包围，所以存在逻辑冒险。

第94页：例8已知

四、冒险的消除方法1.增加多余项（只适用于消除逻辑冒险）111111010110100ABC图4.3.4例8已知F = A C + B C + A C，试用增加多余项的方法消除逻辑冒险。

F = A C + B C + A C+AB

第95页：试用增加多余项的方法消除逻辑冒险

例9 F = B C + A B + A C D。

试用增加多余项的方法消除逻辑冒险。

ABCD11011111110111110010110100F = B C + A B + A C D +AC + ABD + BCD

第96页：加电容消除冒险

962.加滤波电容（对输出波形边沿要求不高的情况下运用)AAF图4.3.5加电容消除冒险

第97页：加取样脉冲①取样脉冲的宽度和产生的时间有

973.加取样脉冲①取样脉冲的宽度和产生的时间有一定的要求②取样脉冲的位置及极性选取原则a.取样脉冲没到来时，输出为0b.取样脉冲到达期间，输出正确的逻辑信号值组合电路稳态输出1，则输出高电平；

组合电路稳态输出0，则输出低电平；

第98页：数值F其中，F和

9800111数值F其中，F和F*分别表示组合电路加取样脉冲之前、之后的输出。

取样脉冲F*

第99页：图4.3.6 用取样法避免冒险

图4.3.6用取样法避免冒险F = AB CD= AB0CD0=

第100页：图4.3.6 用取样法避免冒险（续

图4.3.6用取样法避免冒险（续）

第101页：图4.3.6 用取样法避免冒险（续

图4.3.6用取样法避免冒险（续）F = AB + CD= 0= AB + CD +

第102页：例10已知

例10已知F = A B + A C，用74138实现该函数，电路图如下所示。

试分析电路是否存在逻辑冒险，若存在，加取样脉冲避免之。

第103页：C的卡诺图如下所示

解：F = A B + A C的卡诺图如下所示：11111010110100ABC由图可知，该电路存在逻辑冒险，即当BC = 11，A变化时，会出现0型逻辑冒险。

取样脉冲加在74138的使能端上，如下图所示：

第104页：组合逻辑电路中的竞争和冒险（续3）

图4.3.7 ( a )

第105页：组合逻辑电路中的竞争和冒险（续4）

图4.3.7 ( b )

第106页：组合逻辑电路中的竞争和冒险（续5）

作业题4.22

第107页：组合逻辑电路的基本概念

习题107组合逻辑电路习题一、组合逻辑电路的基本概念二、SSI构成的组合逻辑电路的分析和设计三、MSI组合逻辑电路的工作原理及应用四、组合逻辑电路中的竞争和冒险五、习题讲解

第108页：组合逻辑电路中的竞争和冒险（续6）

习题1084.24.124.14 (1)(4)4.44.7 (3)4.15 (1)4.18例

第109页：组合逻辑电路的基本概念1.定义

• 习题109一、组合逻辑电路的基本概
• 念1.定
• 义2.结构特点(1)电路由逻辑门构成，不含记忆元件；(2)输入信号是单向传输的，电路中不含反馈回路
• ；3.功能描述真值表；表达式；卡诺图；电路图；波形图

第110页：SSI构成的组合逻辑电路的分析和

• 习题110二、SSI构成的组合逻辑电路的分析和设
• 计1.分析步骤(1)从输入端开始，逐级推导出函数表达式;(2)列真值表(3)确定逻辑功
• 能2.设计步骤(1)列真值表；(2)写最简表达式；(3)画逻辑电路

第111页：MSI组合逻辑电路的工作原理及应

• 习题111三、MSI组合逻辑电路的工作原理及应
• 用1.功能表、简化逻辑符
• 号2.典型应用(1)用二进制译码器设计组合逻辑电路(2)用数据选择器设计组合逻辑电路

第112页：组合逻辑电路中的竞争和冒险1.竞

• 习题1122.逻辑冒险、功能冒险的检
• 查3.冒险的消除方法四、组合逻辑电路中的竞争和冒
• 险1.竞争和冒险的概念(1) 1型冒险和0型冒险；(2)逻辑冒险和功能冒险；

第113页：习题113图

习题113图P 4.2五、习题讲解4.2分析图P4.2电路的逻辑功能。

第114页：习题114解

习题114解：(1)从输入端开始，逐级推导出函数表达式F1= A⊕B⊕CF2= A(B⊕C) + BC= A BC + ABC + ABC + ABC(2)列真值表

第115页：组合逻辑电路习题与综合应用（续）

习题115F1F2A B C0 00 0 01 10 0 11 10 1 00 10 1 11 01 0 00 01 0 10 01 1 01 11 1 1(3)确定逻辑功能假设变量A、B、C和函数F1、F2均表示一位二进制数，那么，由真值表可知，该电路实现了全减器的功能。

第116页：习题116A

习题116A、B、C、F1、F2分别表示被减数、减数、来自低位的借位、本位差、本位向高位的借位。

ABCF1F2－被减数减数借位差

第117页：设ABCD是一个

习题1174.4设ABCD是一个8421BCD码，试用最少与非门设计一个能判断该8421BCD码是否大于等于5的电路，该数大于等于5，F= 1；

否则为0。

解：(1)列真值表

第118页：组合逻辑电路习题与综合应用（续2）

习题118FA B C D00 0 0 000 0 0 100 0 1 000 0 1 100 1 0 010 1 0 110 1 1 010 1 1 1FA B C D11 0 0 011 0 0 1Ø1 0 1 0Ø1 0 1 1Ø1 1 0 0Ø1 1 0 1Ø1 1 1 0Ø1 1 1

第119页：习题119(3)画逻辑电路

习题119(3)画逻辑电路，如下图所示：(2)写最简表达式ABCDØØ1110ØØØØ11111010010110100F = A + BD + BC= A·BD·BC

第120页：组合逻辑电路习题与综合应用（续3）

习题120题4.4图

第121页：组合逻辑电路习题与综合应用（续4）

习题121F = A + BD + BC= A·B D·C= A + B ( D + C )= A + B D·C

第122页：在双轨输入条件下用最少与非门

习题1224.7在双轨输入条件下用最少与非门设计下列组合电路：解：函数的卡诺图如下所示：ABCDØ11101111Ø1Ø011Ø0010110100F = ABC+CD+AB+AD= ABC·CD·AB·AD

第123页：习题123画逻辑电路，如下图所示：题

习题123画逻辑电路，如下图所示：题4.7 (3)图

第124页：试用74138设计一个多输出

习题1244.12试用74138设计一个多输出组合网络，它的输入是4位二进制码ABCD，输出为：F1：ABCD是4的倍数。

F2：ABCD比2大。

F3：ABCD在8～11之间。

F4：ABCD不等于0。

第125页：习题125解：由题意

习题125解：由题意，各函数是4变量函数，故须将74138扩展为4-16线译码器，让A、B、C、D分别接4-16线译码器的地址端A3、A2、A1、A0，可写出各函数的表达式如下：= m0m4m8m12= Y0Y4Y8Y

第126页：组合逻辑电路习题与综合应用（续5）

习题126= m8m9m10m11= m0m1m2= Y0Y1Y2= Y8Y9Y10Y11= Y

第127页：习题127实现电路如下图所示

习题127实现电路如下图所示：

第128页：试用74151实现下列函数

习题1284.14试用74151实现下列函数：解：(1)函数有4个输入变量，而74151的地址端只有3个，即A2、A1、A0，故须对函数的卡诺图进行降维，即降为3维。

第129页：组合逻辑电路习题与综合应用（续6）

• 习题12910111101110010110100ABCD00001DDDD010110100ABCD6D7D5D41D2D3D1D0010110100A2A1A0D0= D3= D,D1= D2= D,D4= D5= D6= D7= 0令A=
• A2、B=
• A1、C=A0则：

第130页：习题130相应的电路图如下所示

习题130相应的电路图如下所示：

第131页：习题131(4)函数有4个输入变量，而

习题131(4)函数有4个输入变量，而74151的地址端只有3个，即A2、A1、A0，故须对函数的卡诺图进行降维，即降为3维。

Ø1011111Ø01110010110100ABCDD6D7D5D41D2D3D1D0010110100A2A1A01D00100DD010110100ABC

第132页：相应的电路图如右图所示：令

• 习题132D0= D7= D,D1= D,D2= D3= D4= D5= 0。D6= 1,相应的电路图如右图所示：令A=
• A2、B=
• A1、C=A0则：

第133页：用½74153实现下列函数

习题1334.15用½74153实现下列函数：解：(1)函数有4个输入变量，而½74153的地址端只有2个，即A1、A0，故须对函数的卡诺图进行降维，即降为2维。

第134页：组合逻辑电路习题与综合应用（续7）

习题134101111101110010110100ABCD0C⊕D0C⊙D0CD11ABD2D00D10D311A1A00D001DDDD010110100ABC

第135页：组合逻辑电路习题与综合应用（续8）

习题135D0= C⊕D,D1=C⊙D,D2= 0,D3= CD,令A=A1、B=A0，则：相应的电路图如下图所示：

第136页：组合逻辑电路习题与综合应用（续9）

习题1364.18用74283将8421BCD码转换为余3BCD码。

解：由于同一个十进制数码的余3BCD码比相应的8421BCD码大3，故用一片74283既可以实现，电路图如下所示：

第137页：习题137例1某与非电路的逻辑函数表达式

习题137例1某与非电路的逻辑函数表达式为F (A,B,C,D) = ABC·ACD·ABC·A CD试判断该电路是否会出现逻辑冒险？

若可能产生，试用增加冗余项的方法予以消除。

解：将表达式转换为与或式F (A,B,C,D) = ABC + ACD + ABC + A CD相应的卡诺图如下图所示。

第138页：由于图中各卡诺圈相切

习题138ABCD110111111110110010110100由于图中各卡诺圈相切，所以该电路可能出现逻辑冒险。

在表达式中增加冗余项BD，即F (A,B,C,D) = ABC + ACD + ABC + A CD +BD

第139页：习题139增加冗余项后

习题139增加冗余项后，相应逻辑电路中应增加一个与非门，其与非表达式为：F (A,B,C,D) = ABC·ACD·ABC·A CD·BD

第140页：组合逻辑电路习题与综合应用（续10）

习题140ABCD110111111110110010110100F (A,B,C,D) = ABC + ACD + ABC + A CD+ABD + BCD + BCD + ABD当B=D=1时：F = (A+A)(C+C)+A+A+C+C

第141页：习题141作业题

习题141作业题4.204.