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本课件从PLD的与阵列、或阵列基本结构讲起，说明缓冲电路、连接点与多路选择器的表示方法，按集成度与制造工艺给出PLD的分类，依次介绍PROM、PLA、PAL与GAL的阵列结构与输出逻辑宏单元OLMC的配置方式，并扩展到高密度PLD中的CPLD、FPGA结构及在系统可编程ISP技术。
可编程逻辑器件（PLD）10.1 PLD的基本结构外部数据输入输入电路与阵列或阵列输出电路数据输出反馈PLD的总体结构
10.2 PLD的表示方法1）缓冲电路AAA2)与门、或门及连接表示&
F×××A B C≥1F×××A B C固定连接×编程连接断开3）多路选择器00011011ABCDFC0C
10.3 PLD的分类10.3.1PLD的集成度分类可编程逻辑器件PLD低密度可编程逻辑器件PLD高密度可编程逻辑器件PLDPROMPLAFPGACPLDGALPAL10.3.2PLD的制造工艺分类分为一次性编程的PLD,紫外线可擦除的可编程逻辑器件EPLD和电可擦除的可编程逻辑器件EEPLD
10.4可编程逻辑阵列PLA1)PLA基本结构1&
11≥1F1F2F3输入电路与阵列或阵列ABC
&
11≥1F1F2A0A1A2×××××××××××××例用PLA器件实现函数F1（A0，A1，A2）=∑(3,4,6,7)F2（A0，A1，A2）=∑(0,2,3,4,7)F1（A0，A1，A2）=A2A0+A1A0F2（A0，A1，A2）=A1A0+A2A1+A1A
10.5可编程阵列逻辑PAL1）专用输出结构1&
11≥1O0O1O2输入电路与阵列固定或阵列I0I1I
）可编程输入/输出结构具有输出三态缓冲器和输出反馈的特点&
≥11EN11II/O
）寄存器输出结构&
≥11EN11IQ输出三态缓冲器和或阵列输出之间增加了触发器组成的寄存器同时触发器的Q端经缓冲器反馈到与阵列的输入端>
DQQCLOCKOE
=11EN11IQ>
DQQCLOCKOE4）异或输出结构&
&
≥1≥1与寄存器输出结构类似，只是在或阵列的输出端增加了异或门
10.6通用阵列逻辑GAL基本结构与PAL一样，与阵列可编程，或阵列固定。
但其输出电路比PAL复杂，功能更强。
1）GAL总体结构8个输入缓冲器；
8个输出缓冲器；
8个输出逻辑宏单元（或门阵列包含于其中）；
可编程与门阵列（由8×8个与门构成，形成64个乘积项，每个与门有32个输入端）；
图10.6.2OLMC的结构框图
图10.6.2OLMC的结构框图反馈信号来源AC1(m)*AC1(n）AC0本单元触发器Q端×01本单元I/O端×11邻级（m）输出1×0低电平“0”地0×0FMUX的控制表11ENNCNC反馈I/O(n)至另一个邻级来自邻级输出（m）CLKOEOECLKNCNCNCNC*在OLMC(12)和OLMC(19)中SYN代替AC0,SYN代替AC1(m)专用输入工作模式（SYN=1；
AC0=0；
AC1(n)=1）备注：1和11脚为数据输入，三态门禁止。
图10.6.2OLMC的结构框图反馈信号来源AC1(m)*AC1(n）AC0本单元触发器Q端×01本单元I/O端×11邻级（m）输出1×0低电平“0”地0×0FMUX的控制表11EN反馈I/O(n)来自邻级输出（m）CLKOEOECLKNCNCNCNC*在OLMC(12)和OLMC(19)中SYN代替AC0,SYN代替AC1(m)专用组合输出工作模式（SYN=1；
AC0=0；
AC1(n)=0；
备注：1和11脚为数据输入，三态门选通。
）NCVCC≥1=1XOR来自与阵列XOR(n)=0时，输出极性为低电平有效；
XOR(n)=1时，输出极性为高电平有效。
三、行地址结构图10.6.5GAL16V8编程单元的地址分配移位寄存器与逻辑阵列与逻辑阵列PT63PT32PT31PT003132电子标签电子标签保留地址空间3359结构控制字6082位加密单元保留整体擦除616263SDOSDISCLK行地址
4.SRAM:存放编程数据。
图10.7.2FPGA内SRAM单元QQT读/写数据组态控制
FPGA的基本结构框图
二、CLB和IOB1.XC2000系列的CLB(1)组合逻辑电路①工作方式②激励信号③时钟信号CLK(同步)，或C、G(异步)。
(2)存储电路(3)控制电路
XC2000系列的CLB电路
四变量的任意函数FGABCDQ(a)四变量任意函数
(b) 2个三变量任意函数三变量的任意函数FGABCDQ三变量的任意函数ABCDQ
CLB中组合逻辑电路的3种组态(c)五变量任意函数三变量的任意函数FGABCDQ三变量的任意函数ACDQMUX
例用查询表方式实现2输入(A、B)，2输出(G、F)的组合逻辑电路。
图10.7.5两变量通用逻辑模块的原理图
表10.7.1两变量通用逻辑模块的真值表输出输入FA B0 (C2)0 01 (C1)0 11 (C0)1 00 (C3)1
2.XC2000系列的IOB图10.7.6XC2000系列的IOB
三、IR(1)金属线①通用互连(General-Purpose Interconnect )②直接互连(Direct Interconnect)③长线(Long Line)(2)开关矩阵(SM：Switching Matrices)(3)可编程连接点(PIP：Programmable Interconnect Points)
XC2000内部的互连资源
XC2000的通用互连资源
开关矩阵每个引脚的连接选项
XC2000的直接互连线
XC2064的长线
三、行地址结构图10.6.5GAL16V8编程单元的地址分配移位寄存器与逻辑阵列与逻辑阵列PT63PT32PT31PT003132电子标签电子标签保留地址空间3359结构控制字6082位加密单元保留整体擦除616263SDOSDISCLK行地址
熔丝图0000••• 00000011••• 1010……对应×××ו••××××××--•••-×-×……共64行
4.SRAM:存放编程数据。
图10.7.2FPGA内SRAM单元QQT读/写数据组态控制
FPGA的基本结构框图
二、CLB和IOB1.XC2000系列的CLB(1)组合逻辑电路①工作方式②激励信号③时钟信号CLK(同步)，或C、G(异步)。
(2)存储电路(3)控制电路
XC2000系列的CLB电路
四变量的任意函数FGABCDQ(a)四变量任意函数
(b) 2个三变量任意函数三变量的任意函数FGABCDQ三变量的任意函数ABCDQ
CLB中组合逻辑电路的3种组态(c)五变量任意函数三变量的任意函数FGABCDQ三变量的任意函数ACDQMUX
例用查询表方式实现2输入(A、B)，2输出(G、F)的组合逻辑电路。
图10.7.5两变量通用逻辑模块的原理图
表10.7.1两变量通用逻辑模块的真值表输出输入FA B0 (C2)0 01 (C1)0 11 (C0)1 00 (C3)1
2.XC2000系列的IOB图10.7.6XC2000系列的IOB
三、IR(1)金属线①通用互连(General-Purpose Interconnect )②直接互连(Direct Interconnect)③长线(Long Line)(2)开关矩阵(SM：Switching Matrices)(3)可编程连接点(PIP：Programmable Interconnect Points)
XC2000内部的互连资源
XC2000的通用互连资源
开关矩阵每个引脚的连接选项
XC2000的直接互连线
XC2064的长线
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