页数：94页文件大小：2.19 MB来源： 数字电路ppt课件
本课件界定数字系统的概念与设计任务，比较自底向上与自顶向下两种设计方法的优缺点，讲解系统功能描述、模块划分、算法状态机ASM图的建立与化简，给出数据通路与控制器的协同设计流程，并以乘法器、交通灯控制等实例完整演示从算法到电路的实现过程。
第十一章数字系统设计基础一、数字系统概念由若干数字逻辑部件构成的能够产生、存储、传输、处理数字信息的客观实体。
三、数字系统的设计方法1.自底向上法（Bottom-up）元件级→部件级→子系统级→系统级优点：可以继承使用经过验证的、成熟的部件与子系统，从而可以设计重用，减少设计的重复劳动，提高设计生产率。
缺点：设计人员的思想受控于现成可用的元件，不容易实现系统化的、清晰易懂的以及可靠性高、可维护性好的设计。
3.以自顶向下法为主导，并结合使用自底向上法（TD&
BU Combined）这种方法即能保证实现系统化的、清晰易懂的以及可靠性高、可维护性好的设计，又能减少设计的重复劳动，提高设计生产率。
第一节概述一、数字系统的基本模型1.基本模型(1)输入接口：完成信号转换、同步化处理等;
(2)输出接口：输出整个系统的各类信号;
(3)数据处理器(4)控制器
输出接口数据处理器输入接口输入接口控制器输出接口外部输入控制信号时钟输入信号状态信号控制信号数字逻辑子系统输出信号外部输出控制信号图11.1.1数字系统的一般模型
2.数据处理器(1)模型①组合网络②寄存器组③控制网络(2)设计通过对系统逻辑的分析，明确数据处理器的操作任务，作出数据处理器操作明细表，以操作明细表作为设计依据。
图11.1.2数据处理器模型组合逻辑网络QmQ1m1……输入信息输出信息…S控制网络…m1C
表11.1.1数据处理器明细表A←0,B←0CLAB输出Z=AB←B+XADDBX<
0S2A←A+XADDAX>
0S1无操作NOP定义状态变量操作控制信号状态变量表操作表
3.控制器(1)模型①组合网络②状态寄存器（Q）(2)设计以状态转移表为设计依据。
组合逻辑网络外部输入控制信号外部输出控制信号SQ状态寄存器C现态激励信号图11.1.3控制器模型
二、数字系统的定时1.同步数字系统(1)只有一个系统时钟；
(2)输入信号都与系统时钟同步；
(3)系统时钟同时到达所有存储元件的时钟脉冲输入端。
CP现态次态图11.1.4系统时钟脉冲波形
2.最小时钟周期CP↑→S（状态信号）稳定→C（控制信号）稳定→τ（寄存器功能选择信号）、Z（输出）稳定→CP↑。
3.异步输入信号转换成同步输入信号异步输入信号：早于或晚于系统时钟有效沿出现的输入信号。
CP异步输入a异步输入b同步化后的输入A同步化后的输入B
同步化处理的思路：(1)将异步输入信号寄存并保留到下一个系统时钟出现为止；
(2)让同步化后的输入与当前系统时钟的有效时刻同时出现，并保持一个时钟周期。
图11.1.5转换电路
(2)用掩模ASIC实现（即在硅片上制作专用集成电路）；
(3)用MCM实现（Multichip Module：多芯片模块，即用多片未封装的硅电路片，在陶瓷片经二次集成后的模块。
）；
(4)用PLD实现；
当系统中各个子系统（指最低层子系统）或部件的逻辑功能和结构确定后，采用比较规范的形式来描述系统的逻辑功能。
①数据处理器设计②控制器设计建立操作明细表建立状态转移表
选择合理的器件和连接关系，以实现系统逻辑要求。
电路设计的结果常采用两种方式来表达：电路图方式、硬件描述语言方式。
一、寄存器间的信息传输1.寄存器的表示方法①大写英文字母②方块图A(a)寄存器AAnAn-1…A2A1(b)寄存器A的各个位表示A(c)寄存器位编号表示1n图11.2.1寄存器方块图表示
&
ABn控制电路T1X实现语句的逻辑图图11.2.22.传输操作控制函数结束控制函数
二、算术操作T2: A←A+BT5: A←A+1并行加法器ABB并入增1T2T5AA+B图11.2.5完成加和增“1”操作的方框图
三、逻辑操作与运算符“∧”；
或运算符“∨”T1+T2：A A+B，C D∨F两个操作同时实现（并行关系）——为了与算术运算的符号“·”、“+”区别。
系统输出输入……（a）一般方框图控制器C数据采集输入数据处理C输出数据显示数据打印（b）系统分解图
（C）进一步细化方案控制器C数据采集输入数据处理C输出数据显示数据打印
（d）数据处理模块的细化输入/输出接口CM寄存器A寄存器ALUCCC图11.3.1一个智能仪表的方框图
图11.3.3系统结构图控制器CCA组合电路XTS例11.3.2绝对值计算，计算
图11.3.4算法流程图A←0,C ←0X<
0A←A-XA←A+XX<
0A←A-XA←A+XX<
0A←A-XC ←1A←A+XC ←1101
寄存器操作或输出符号二进制代码（a）状态框（b）实例条件分支分支0 1分支分支0 1条件R ← 0START011T3图11.3.5状态框图11.3.6判断框
X1X2O×11T1T2T3T410（a）真值表图解分支表示0 1T1X1T2T3T4X20 1（b）变量优先级分支表示图11.3.7判断框3个分支表示
图11.3.9条件框举例图11.3.8条件框STARTT1T20100 1001ER←0寄存器操作或输出
3.ASM块(1)必定包含一个状态框；
(2)表示一个时钟周期内系统的状态；
(3)ASM图与状态转移图；
无法表示操作和输出变量与输入变量的函数关系。
4.各种逻辑框之间的时间关系
图11.3.10ASM块A←A+1T1T20100 1001ER←0FT4100T30110 100110001101000/01/1×/EF/图11.3.11等效状态图
例：一个数字系统的数据处理器有2个触发器E和F及1个二进制计数器A，计数器的各个位分别用A4、A3、A2、A1标记，A4为最高位，A1为最低位。
启动信号S使计数器A和触发器F清“0”，从下一个时钟脉冲开始，计数器增1，一直到系统停止工作为止。
系统的操作序列由A3和A4之值决定，即：①A3=0，触发器E清“0”，并继续计数。
②A3=1，触发器E置“1”，并检验A4，若A4=0，继续计数；
若A4=1，触发器F置“1”，系统停止计数。
图11.3.12例11.3.3ASM图A←A+10T0初态SA31T1A40A←0，F←0E←1E←0E←1，F←1
表11.3.1ASM图的操作序列状态条件FEA1A2A3A4T1A3=0A4=0010000001000000100001100T1A3=1A4=0000010011010010110011110T1A3=0A4=1010001001001000101001101T1A3=1000011T0A4=1111
5.ASM图的建立从算法流程图ASM图原则1：在算法的起始点安排一个状态；
原则2：必须用状态来分开不能同时实现的寄存器传输操作；
原则3：判断如果受寄存器操作的影响，应在它们之间安排一个状态。
A←A+10T0SA31T1A40011图11.3.13算法流程图A←0，F←0T2E←1E←1，F←1E←
A←A+10T0SA31T1A40A←0，F←0E←1E←0E←1，F←1011图11.3.14ASM图T
第四节数字系统的实现例设计一个求两个4位二进制数之积的数字乘法器。
乘数存于寄存器Q中，被乘数存于寄存器M中，求两数之积的命令信号为MF，Z为8位乘积。
一、系统级设计1.算法设计(1)手算过程算法规律：Ⅰ两个r位的二进制数相乘，乘积为2r位。
Ⅱ乘数的第i位为0时，第i位的部分积为0；
乘数的第i位为1时，第i位的部分积是被乘数。
(一次相加)Ⅲ第i位的部分积相对于第i-1位的部分积求和时左移一位。
(2)电路实现过程(多次相加)(3)部分积左移算法流程图与系统初始结构图(4)部分和右移算法流程图与系统初始结构图2.确定系统的细化结构图和ASM图
算式说明运算过程被乘数1 0 1 0乘数×1 1 0 1第一部分积1 0 1 0第二部分积0 0 0 0第三部分积1 0 1 0第四部分积+ 1 0 1 0乘积=部分积之和1 0 0 0 0 0 1 0表11.4.1乘法的手算过程
算式说明运算过程被乘数1 0 1 0乘数×1 1 0 1累加器初始内容0 0 0 0 0 0 0 0第一部分积+ 1 0 1 0第一部分和0 0 0 0 1 0 1 0第二部分积+ 0 0 0 0第二部分和0 0 0 0 1 0 1 0第三部分积+ 1 0 1 0第三部分和0 0 1 1 0 0 1 0+ 1 0 1 0第四部分积乘积=第四部分和1 0 0 0 0 0 1 0表11.4.2累计部分积的乘法过程
MF=1Q=0Qr=1A←A+MQ←SR(Q)M←SL(M)YYY(a)算法流程图NNNMF:乘法指令Q:乘数所在寄存器M:被乘数所在寄存器
图11.4.1乘法器的算法与结构(b)结构A1…ArAr+1…A2r组合逻辑控制器累加寄存器乘法寄存器加法命令被乘数寄存器左移命令右移指令M1…MrMr+1…M2rQ1…Qr
0 1 0×1 1 0 11 0 1 00 0 0 01 0 1 0+ 1 0 1 01 0 0 0 0 0 1 0A=00000;
CNT=0M=1010（被乘数）;
Q=1101（乘数）1)CNT=0Qr=1, A←A+M (加以后的A=00000+1010=01010)A←SR(A)（移位后的A=00101）,Q←SR(Ar,Q)（移位后的Q=0110)2) CNT=1Qr=0, A←A (即A保持00101)A←SR(A)（移位后的A=00010）,Q←SR(Ar,Q)（移位后的Q=1011)3) CNT=2Qr=1, A←A +M (加以后的A=00010+1010=1100)A←SR(A)（移位后的A=00110）,Q←SR(Ar,Q)（移位后的Q=0101)4) CNT=3Qr=1, A←A +M (加以后的A=00110+1010=10000)
(a)结构M组合电路CNT控制器SCMFZQ1…QrA0…Ar
图11.4.2乘法器的算法与结构(b)算法流程图MF=1CNT←0,A←0Qr=1A←A+MA←SR(A),Q←SR(Ar,Q),CNT←CNT+1CNT= rYYYNNNA=00000;
CNT=0M=1010（被乘数）;
Q=1101（乘数）1)CNT=0Qr=1, A←A+M (加以后的A=01010)A←SR(A)（移位后的A=00101）,Q←SR(Ar,Q)（移位后的Q=0110)2) CNT=1Qr=0, A←A (即A保持00101)A←SR(A)（移位后的A=00010）,Q←SR(Ar,Q)（移位后的Q=1011)3) CNT=2Qr=1, A←A +M (A=00010+1010=1100)A←SR(A)（移位后的A=00110）,Q←SR(Ar,Q)（移位后的Q=0101)4) CNT=3Qr=1, A←A +M (A=00110+1010=10000)A←SR(A)（移位后的A=01000
控制器CLRADDSHIFTS1（MF）S2(Qr)S3(CNT=3)(a)控制器并加器MAQCNTA0Qr0(b)数据处理器图11.4.3乘法器细化结构图
图11.4.4乘法器的ASM图S1S2SHIFT1000T0T1T211001100CLRADDS3MF=1CNT←0,A←0Qr=1A←A+MA←SR(A),Q←SR(Ar,Q),CNT←CNT+1CNT= rYYYNNN算法流程图
二、子系统级、部件级、元件级设计1.数据处理器的设计ASM图操作明细表选元器件求表达式逻辑设计电路设计
2.控制器的设计(1)用每态一个触发器的方法不需要进行状态分配，不用列状态转移表。
选元器件求表达式电路设计
(2)用数据选择器、寄存器、译码器的方法ASM图状态转移表选元器件求表达式逻辑设计电路设计
(3)用PLA的方法ASM图状态转移表选元器件求表达式逻辑设计电路设计PLA编程表
状态变量表操作表定义状态变量操作控制信号MFS1A←0,CNT←0CLRQrS2A←A+MADDCNT=3S3A←SR(A)Q←SR(Ar,Q)CNT←CNT+1SHIFT表11.4.3乘法器明细表S1S2SHIFT1000T0T1T211001100CLRADDS3图11.4.4乘法器的ASM图
表11.4.4 74194功能表置数11左移01右移10保持00功能M0M1表11.4.5M1、M0真值表10SHIFT11ADD11CLRM0M1控制信号
M1M0PTCRLDQ1Q0B3～B0F3～F0A3～A04M1M04开关DM1M0图11.4.5乘法器数据处理器电路4SHIFTSHIFT状态变量表操作表定义状态变量操作控制信号MFS1A←0,CNT←0CLRQrS2A←A+MADDCNT=3S3A←SR(A)Q←SR(Ar,Q)CNT←CNT+1SHIFT
表11.4.6 74163功能表功能CPTPLDCR清0↑ØØØ0并入↑ØØ01保持ØØ011保持Ø0Ø11计数↑1
S3s1图11.4.6用每态一个触发器的乘法控制器逻辑图S1S2SHIFT1000T0T1T211001100CLRADDS3图11.4.4乘法器的ASM图D0=T0S1+T2S3D1=T0S1+T2S3D2=T1S2+ T1S2=T1CLR= T0S1ADD= T1S2SHIFT=T
图11.4.7利用数据选择器和译码器的控制逻辑框图数据选择器寄存器译码器1XDQT
表11.4.7乘法器状态转移表输出次态输入现态Q1Q2S3S2S1Q1Q200ØØ000T0CLR10ØØ10001Ø0Ø10T1ADD01Ø1Ø10SHIFT100ØØ01T2001ØØ01S1S2SHIFT1000T0T1T211001100CLRADDS3图11.4.4乘法器的ASM图10100Ø01Q2Q1(a) Q2次态图100S10ØS31Q2Q1(b) Q1次态图
图11.4.8次态图10100Ø01Q2Q1(a) Q2次态图100S10ØS31Q2Q1(b) Q1次态图
图11.4.9用数据选择器和译码器实现的乘法控制器逻辑图S1S3SHIFTT210100Ø01Q2Q1(a) Q2次态图100S10ØS31Q2Q1(b) Q1次态图对D1，Q2Q1(A1A0)=00,01,10时，D1分别为S1，0，S3，对D2，Q2Q1(A1A0)=00,01,10时，D2分别为0，1，0，CLR= T0S1ADD= T1S2SHIFT=T
图11.4.10PLA控制器一般结构框图PLA寄存器…………输入输出
图11.4.11乘法器的PLA控制器PLAQ1S3S2S1D2Q2D1T2(SHIFT)T1T0ADDCLR
输出次态输入现态ADDCLRT2(SHIFT)T1T0Q1Q2S3S2S1Q1Q20000100ØØ000T00100110ØØ1000001001Ø0Ø10T11001001Ø1Ø1000100100ØØ01T200100001ØØ01图11.4.8乘法器状态转移表
图11.4.9PLA编码表输出输入乘积项ADDCLRT2(SHIFT)T1T0D1D2S3S2S1Q1Q2----1----000P1-1--11---100P2---1--1-0-10P31--1--1-1-10P4--1--1-0--01P5--1----1--01P
第五节PLD在数字系统设计中的应用(1)减小系统的硬件规模；
(2)提高系统的可靠性；
(3)提高系统的工作速度；
一、使用PLD器件的优点
(6)降低设计成本；
(7)增加系统的保密性能。
(4)提高系统的灵活性；
(5)缩短设计周期；
(3)公路上无车，或有车，且公路通车时间超过最长时间，则主干道交通灯由红→绿，公路交通灯由绿→黄→红；
二、用GAL实现数字系统例：用GAL16V8实现交通灯管理系统。
功能如下：(1)公路上无车时，主干道绿灯亮,公路红灯亮；
(2)公路上有车时，传感器输出C=1，且主干道通车时间超过最短时间，主干道交通灯由绿→黄→红，公路交通灯由红→绿；
图11.5.1十字路口交通灯和传感器示意图主干道乡间公路
图11.5.2系统初始结构框图控制器定时器TCEFEFS处理器HGHYHRFGFYFRST
图11.5.3交通灯管理系统ASM图HG FRCESHY FRFSHR FGECSSHR FYFST0T2T1T300100111010101010
图11.5.5系统细化结构框图GAL16V8CKCECLRHGFGNDVCCHYOEHRFGFYFRS定时器CKSCLREF
VCLR74163ABCDCRTPLDQ2SQ3Q1Q0CK(秒脉冲）QCC&
EF定时电路图
图11.5.1系统状态含义表代码状态FRFYFGHRHYHG100001T0100010T1001100T2010100T
例设电路的输入为X，输出为Z，当X在连续的四个时钟周期内输入全“0”或全“1”时，输出为“1”，否则输出为“0”，试画出该电路的ASM图。
Z=0XT1T001T4XT201XT301X01Z←1XT510XT610X10Z←
作业题10.5
2025年9月3日星期三第十一章习题9111.2′试画出习题图P11所示算法流程图的ASM图。
ASTARTBCDEFSET REGMLSBSHIFTED000111ASTARTBCDEFSET REGMLSBSHIFTED010
2025年9月3日星期三第十一章习题9211.2试画出习题图P11所示算法流程图的ASM图。
S1A←X,B ←Y,C ←0,R ←0,CNT ←0R≥BCNT=4000111A←SL(A),R ←SL(R),R0←A3C←SL(C)R ←R-B, C←SL(C),C0←
2025年9月3日星期三第十一章习题93S1R≥BCNT=400011A←SL(A),R ←SL(R),R0←A3A←X,B ←Y, C ←0,R ←0, CNT ←0C←SL(C)R ←R-B, C←SL(C),C0←1T0T1T31T
2025年9月3日星期三第十一章习题94HG FRCESHRFYFSHR FGECSSHYFRFST0T2T1T30010011101010101010111.
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