07 第07章 薄膜晶体管的结构与设计.pptx

第1页：第7章薄膜晶体管的结构及设计

本章讲解a-Si:H TFT的结构概述、背沟道刻蚀型与背沟道保护型工艺、其他结构TFT以及阵列设计。

第2页：a-Si:H TFT结构概述

• 顶栅结构：栅极在上面的一种结构，图示为正交叠型；
• 底栅结构：栅极在下面的一种结构，又可分为背沟道刻蚀型（Back-channel etched）和背沟道保护型（Back-channel stop）。

第3页：背沟道刻蚀型TFT工艺流程

本节讲解背沟道刻蚀型a-Si:H TFT的工艺流程，包括5次光刻工艺、平面与断面结构、膜层规格，以及简化为4次光刻的方案。

第4页：5PEP阵列工艺流程

1. PEP1 栅极：Mo/AlNd
2. PEP2 a-Si:H岛：SiNx／α-Si／n+-Si
3. PEP3 源漏电极及沟道切断：Mo/Al/Mo；α-Si／n+-Si
4. PEP4 保护膜及过孔：SiNx
5. PEP5 像素电极：ITO

第5页：背沟道a-Si TFT的平面结构

本节给出背沟道a-Si:H TFT的平面结构，后续页给出其断面结构。

说明：本页源文件未提取到正文文字，主体为平面结构图，建议对照原图补充标注说明。

第6页：背沟道a-Si TFT的断面结构

图中给出信号线、扫描线、存储电容、ITO像素电极与a-Si TFT在C处和C′处的断面结构。

第7页：1PEP栅线膜层结构

• 栅线及栅极：AlNd／Mo，膜厚2000~3000Å
• 栅绝缘层SiNx：膜厚3500Å
• a-Si：膜厚1500Å
• n+a-Si：膜厚300Å

图中同时标出存储电容的构成。

第8页：3PEP源漏电极膜层结构

• 源漏电极金属Mo／Al／Mo：顶Mo 300Å、Al 3000Å、底Mo 500Å（合计约8500Å）
• n+a-Si：膜厚300Å；a-Si：膜厚1500Å；P-SiNx：膜厚2500Å

图中标出信号线、源极、漏极以及切断后的沟道。

第9页：4PEP钝化层和过孔

P-SiNx钝化层膜厚2500Å，过孔分为四类：

• TFT上过孔（漏极上的孔）
• 信号金属上过孔
• 栅金属上过孔
• 短路环处过孔

第10页：5PEP像素电极膜层结构

• ITO：膜厚500Å；P-SiN：膜厚2500Å
• 源漏金属：顶Mo 500Å、Al 3000Å、底Mo 300Å
• n+a-Si：300Å；a-Si：1500Å；SiN：3500Å；AlNd／Mo：2000Å

ITO图形分布在TFT处、存储电容上电极处与外引线接触电极处。

第11页：5PEP膜层规格一览

本页给出背沟道a-Si:H TFT各光刻层的膜厚规格（Spec，单位Å），涉及：

• PEP1 栅极：AlNd、Mo（M1）、SiNx（G）
• PEP2 有源层：a-Si（I）、n+a-Si（N）
• PEP3 源漏电极：Mo、Al（M2）
• PEP4 钝化层：SiNx（PV）
• PEP5 像素电极：ITO

说明：本页源文件的膜层名称与数值呈严重粘连，无法安全切分为逐项对应的表格，故只保留层级概览，具体数值待对照原图补充。

第12页：TFT的设计结构与优化

常采用5次光刻：1次栅线、2次有源岛、3次源漏电极、4次钝化及过孔、5次像素电极。

TFT的设计结构有多种，如矩形沟道、U型沟道等，优化设计包括：

• 采用U型沟道，提高宽长比，即增大沟道宽度、减小沟道长度；
• 采用I型存储电容，增大存储电荷量，提高开口率。

第13页：4次光刻与5次光刻对比

第14页：4次光刻的第2次光刻

4次光刻中的第2次光刻，相当于把5次光刻的第2次（有源岛）与第3次（源漏电极、沟道切断）合并为一次完成：依次形成a-Si:H有源岛、n+a-Si层、源漏电极与切断后的沟道。

第15页：4次光刻第2次的工艺步骤

在已完成第1次光刻的栅极基板上：

• 连续沉积4层薄膜：氮化硅层、非晶硅层、掺磷的非晶硅层、源漏电极金属层；
• 涂胶后采用GTM及HTM掩膜版进行多段式调整曝光，光刻胶分成曝光区、半曝光区、未曝光区三个区域。

第16页：4次光刻的显影与刻蚀

第2次光刻的工艺流程概括为：连续沉积薄膜→涂胶→多段式调整掩膜版曝光→显影→湿法刻蚀→干法刻蚀及灰化→再湿刻、去胶、再干法刻蚀。

• （a）显影形成光刻胶图形；
• （b）湿刻源漏电极的金属层；
• （c）干法刻蚀及灰化，形成n+a-Si欧姆接触层与a-Si:H有源岛。

第17页：4次光刻的沟道切断

• （a）再湿刻：去除沟道处的金属，露出源极与漏极；
• （b）去胶及再干法刻蚀：切断沟道处的n+a-Si，形成最终的a-Si:H有源岛。

第18页：背沟道保护型TFT工艺流程

本节讲解背沟道保护型a-Si:H TFT的工艺流程，即采用7次光刻的制作工艺。

第19页：7次光刻工序对比表

第20页：7次光刻的膜层结构

7次光刻依次为：1PEP栅线（GL）、2PEP阻挡层（IS）、3PEP有源岛（AI）、4PEP像素电极（PX）、5PEP过孔（TH）、6PEP源漏电极（SL）、7PEP钝化层（PV）。

• MoW：2000Å；SiO2：150Å；SiO：500Å；g-SiN：500Å
• a-Si：3000Å；i/s SiN：500Å；n+a-Si：400Å
• Mo/Al/Mo：275／3500／500Å；P-SiN：2000Å

说明：本页源文件的膜层名称与厚度数值存在粘连，个别对应关系不够明确，建议对照原图核对。

第21页：a-Si TFT阵列工程

所谓阵列工程，就是在玻璃基板上有规则地整齐排列薄膜晶体管的工程。

第22页：1PEP栅线的作用

1PEP栅线形成薄膜晶体管的栅极、栅线及存储电容的金属层。

第23页：1PEP栅线工艺流程

1. MoW前清洗
2. MoW溅射
3. 涂胶
4. 曝光
5. 显影
6. 显影后检查
7. MoW CDE（刻蚀）
8. 刻蚀后检查
9. 去胶

第24页：1PEP栅线：清洗

MoW前清洗主要包括：刷洗（NCW-601 A0.3%表面活性剂）、QDR水洗（前给水10s、排水30s、给水90s，共两回）、US超声清洗、旋转干燥。

第25页：1PEP栅线：MoW溅射

• 采用MoW合金靶材，Mo：W＝65：35，膜厚1800Å；
• 电阻率0.78±0.2Ω/□，耐热耐药性好；
• Mo的耐酸碱等化学药品性差，添加W可提高耐化学药品性；W量过多会使膜电阻率上升，故添加量定为35%；
• 溅射气体用Kr，因为Ar深入膜的量多，会使电阻率上升。

第26页：1PEP栅线：涂胶

MoW涂胶流程：基板清洗→烘干→输水化（HMDS液）处理→涂胶→基板边缘清洗→烘干→冷却。

• 清洗过程中从下方喷射防静电剂，防止涂胶过程中产生静电；
• HMDS液用N2雾化后喷洒到基片上，提高胶与基板的接触性能；
• 基板边缘清洗用于刷洗边缘光刻胶，避免固化后掉屑产生灰尘；
• 光刻胶膜厚：15000ű500Å，均匀性<5%。

第27页：1PEP栅线：曝光

涂胶后的基板与掩膜版对位后进行曝光，把栅线图形转移到光刻胶上。

说明：本页源文件提取到的文字较少，主体为曝光工序示意图。

第28页：1PEP栅线：显影

显影液使用有机碱TMAH（N(CH3)4OH）2.38%水溶液。

第29页：1PEP栅线：MoW刻蚀

MoW CDE（干法刻蚀）条件：气体CF4（125sccm）＋O2（375sccm），功率800W，压力30Pa，刚好刻蚀＋O/E 10%。掺氧气的目的是增加F*游离基的生成效率。

主要反应：Mo＋6F*→MoF6；W＋6F*→WF6；CxHyOz＋O*→CO；CxHyOz＋F*→HF。

第30页：1PEP栅线：去胶

去胶采用二甘醇二丁醚65wt%＋乙醇胺35wt%喷淋去胶，再经超声、水洗、干燥与O3灰化。

O3灰化原理

用O3吹基板，O3与光刻胶反应生成挥发性的分子（CO2、H2O）而除去。

第31页：1PEP栅线：O/S检查

检查标准：

• 一条线两端的电阻大于40kΩ以上，认为是断线，正常为5kΩ~15kΩ程度；
• 两条线间的电阻值测定在40kΩ以下，认为是短路，通常为高阻抗。

第32页：2PEP阻挡层的作用

2PEP形成薄膜晶体管的绝缘层及阻挡层。阻挡层的作用是防止n+a-Si切断时刻到下面的a-Si；由于有阻挡层存在，这种TFT的结构是背沟道阻挡型（保护型）TFT。

第33页：2PEP阻挡层的等效电路

本页给出2PEP i/s SiN阻挡层工序对应的等效电路，说明绝缘层与阻挡层在器件中的连接关系。

说明：本页源文件未提取到正文文字，主体为等效电路图。

第34页：2PEP阻挡层工艺流程

1. SiO前清洗
2. SiO APCVD
3. 4层CVD前清洗
4. 4层CVD（SiO、g-SiN、a-Si、i/s SiN）
5. 4层后清洗
6. O2灰化
7. 涂胶
8. 背曝光
9. 曝光
10. 显影
11. 显影后检查
12. i/s SiN湿法刻蚀
13. 刻蚀后检查
14. 去胶

第35页：双层绝缘层的作用（上）

本页讲解双层绝缘层的作用。

说明：本页源文件未提取到正文文字，主体为结构示意图，相关要点见下一页及2PEP PCVD说明页。

第36页：双层绝缘层的作用（下）

成两次SiOx成膜并在中间加一道清洗，其作用是为了把针孔错开，避免上下层针孔连通造成绝缘失效。

第37页：2PEP：SiO APCVD

• 基板加热后吹入SiH4、O2，热分解后在基板上堆积SiOx；
• 厚度：2100Å；温度：430℃；
• 反应气体：SiH4、O2；保护气体：N2（形成良好的净化环境）。

第38页：2PEP：4层PCVD膜厚

• SiO膜厚：2150±430Å（气体SiH4＋N2O＋N2）
• g-SiN膜厚：500±100Å（气体SiH4＋NH3＋N2）
• a-Si膜厚：500±100Å（气体SiH4＋H2）
• i/s SiN膜厚：3000±600Å（气体SiH4＋NH3＋N2）

图中按SiH4／N2O／N2、SiH4／NH3／N2、SiH4／H2、SiH4／NH3／N2依次沉积四层薄膜。

第39页：2PEP：各层薄膜的作用

经射频（13.56MHz）后产生化学活性强的离子、游离基，在基板表面发生加快的化学反应形成薄膜。各层作用：

• 两层SiO：绝缘层，分两次成膜并中间加清洗以错开针孔；
• g-SiN：匹配膜，介于绝缘层SiO和有源层a-Si之间，使两者接触良好并起绝缘作用；
• a-Si：有源层，非晶硅半导体材料，禁带较窄，约2电子伏特即可把价带电子激发到导带而导电；
• i/s SiN：阻挡层，防止n+a-Si切断时把下面的a-Si膜刻掉。

第40页：2PEP：O2灰化

• i/s SiN膜具有亲水性，与光刻胶的密着不好；
• 通过O2灰化把亲水性的i/s SiN变成疏水性的SiO；
• 主要反应：SiN＋O2→SiO＋N2。

第41页：2PEP阻挡层：涂胶

在O2灰化后的四层薄膜表面涂布光刻胶，为后续背曝光与正面曝光做准备。

说明：本页源文件未提取到正文文字，主体为涂胶工序示意图。

第42页：2PEP阻挡层：背曝光

• 用栅线作掩膜，为了提高对版精度；
• 实现自对准。

第43页：2PEP阻挡层：正面曝光

正面曝光：让部分栅线上的光刻胶曝光。

第44页：2PEP阻挡层：显影

曝光后进行显影，形成阻挡层区域的光刻胶图形。

说明：本页源文件未提取到正文文字，主体为显影工序示意图。

第45页：2PEP阻挡层：湿刻

• 刻蚀液：HF 0.21wt%；
• 药液温度：45±0.7℃；
• 药液压力：0.25±0.05kg/cm2。

第46页：3PEP a-Si岛的作用

3PEP形成a-Si岛，即形成薄膜晶体管可以导电的小岛；n+a-Si是欧姆接触层，其导电性介于金属与半导体之间，用于在Mo/Al/Mo与a-Si之间形成良好的接触。

第47页：3PEP a-Si岛的等效电路

本页给出3PEP a-Si岛工序对应的等效电路，说明有源岛在像素电路中的连接位置。

说明：本页源文件未提取到正文文字，主体为等效电路图。

第48页：3PEP a-Si岛工艺流程

1. n+a-Si前清洗
2. n+a-Si CVD
3. 涂胶
4. 曝光
5. 显影
6. 显影后检查
7. 3层CDE
8. 刻蚀后检查
9. 去胶

第49页：3PEP a-Si岛：清洗

• 清洗液：LAL-50（HF:NH4F:H2O＝0.17:17.10:82.73）＋O3水；
• LAL-50把容易氧化的a-Si表层氧化硅去掉，避免n+a-Si与a-Si接触不良；
• O3水处理使a-Si表面再生成一层氧化硅保护膜，防止再自然氧化；该氧化膜在n+a-Si CVD的一个反应室中被打掉。

第50页：3PEP：n+a-Si沉积

• n+a-Si是欧姆接触层，导电性介于金属与半导体之间，用于在Mo/Al/Mo与a-Si之间形成良好接触；
• 气体：SiH4＋PH3＋H2；
• 膜厚：500±100Å，分布≤15%。

第51页：3PEP：3层CDE刻蚀

刻蚀条件：气体CF4（670sccm）＋O2（330sccm），功率800W，压力30Pa；刻蚀膜层为n+a-Si／a-Si／g-SiN，采用终点监控。

主要反应：Si＋4F*→SiF4；SiNx＋F*→SiF4＋N2；CxHyOz＋O*→CO；CxHyOz＋F*→HF。

第52页：4PEP ITO像素电极的作用

4PEP ITO像素电极形成液晶显示器的画面显示区域。

第53页：4PEP ITO像素电极工艺流程

1. ITO前清洗
2. ITO溅射
3. ITO后清洗
4. 涂胶
5. 曝光
6. 显影
7. 显影后检查
8. ITO湿刻
9. 刻蚀后检查
10. 去胶

第54页：4PEP：ITO溅射

• 膜厚400Å；方块电阻60Ω/□；透过率75%；
• 靶材In2O3：SnO2＝90：10；
• 结构为立方晶结构，因ITO刻蚀速率慢且电阻率、透过率受结晶状态影响大，基板加热很重要；
• 溅射过程中微量氧气可改变薄膜结晶状态、降低电阻率；
• 溅射气体：Ar 400sccm，O2 0.6sccm。

第55页：4PEP：ITO刻蚀

ITO刻蚀液配比：HCl：HNO3：H2O＝20：1：10。

第56页：5PEP过孔

5PEP过孔就是把基板边缘需要引线、测试和短路环部分的SiO刻蚀掉，暴露下面的MoW。

流程：涂胶→曝光→显影→显影后检查→SiO湿刻→刻蚀后检查→去胶。SiO刻蚀药液：HF：NH4F：H2O＝6：30：64。

第57页：5PEP过孔的等效电路

本页给出5PEP过孔工序对应的等效电路，说明过孔在像素电路中的连接位置。

说明：本页源文件未提取到正文文字，主体为等效电路图。

第58页：5PEP过孔结构（一）

本页展示5PEP过孔处的膜层剖面结构。

说明：本页源文件未提取到正文文字，主体为过孔剖面示意图，建议对照原图补充。

第59页：5PEP过孔结构（二）

本页继续展示5PEP过孔处的结构形态。

说明：本页源文件未提取到正文文字，主体为过孔结构示意图，建议对照原图补充。

第60页：6PEP Mo/Al/Mo源漏电极

6PEP形成薄膜晶体管的源漏电极。n+a-Si切断就是把源漏电极之间的n+a-Si刻净，防止源漏电极短路。

• 上层Mo：填平Al的小丘，防止小丘引起的断线等缺陷；
• 下层Mo：防止Al还原ITO，并防止Al向n+a-Si和a-Si扩散导致TFT开关比上升。

第61页：6PEP源漏电极的等效电路

本页给出6PEP源漏电极工序对应的等效电路，说明源漏电极在像素电路中的连接位置。

说明：本页源文件未提取到正文文字，主体为等效电路图。

第62页：6PEP源漏电极工艺流程

1. Mo/Al/Mo前清洗
2. Mo/Al/Mo溅射
3. Mo/Al/Mo后清洗
4. 涂胶
5. 曝光
6. 显影
7. 显影后检查
8. Mo/Al/Mo湿刻
9. 刻蚀后检查
10. n+切断刻蚀
11. 刻蚀后检查
12. 去胶

第63页：6PEP：清洗

• Mo/Al/Mo前清洗：刷洗、QDR水洗、LAL刻蚀、QDR水洗、超声清洗、IPA干燥；
• LAL刻蚀：n+a-Si暴露于大气易氧化形成氧化硅，需刻蚀去除表面氧化物；
• O3水处理：在表面再形成一层薄氧化硅；与n+a-Si前清洗不同的是溅射中没有除去氧化物的刻蚀室；
• 工艺中有时也不做O3水处理，因为清洗后很快进行溅射，即使形成自然氧化硅，退火也不会影响器件性能。

第64页：6PEP：Mo/Al/Mo溅射

• 底Mo膜厚：275±50Å，方块电阻11.00±4.0Ω/□（气体Ar）；
• Al膜厚：3500±350Å，方块电阻80±10Ω/□（气体Ar）；
• 顶Mo膜厚：500±50Å，方块电阻4.4±0.9Ω/□（气体Ar）。

相对反射率215%（仅Al，480nm可见光），相对反射率的好坏决定Mo/Al/Mo刻蚀的好坏。

第65页：6PEP：Mo/Al/Mo刻蚀

Mo/Al/Mo湿刻液配比：H3PO4：CH3COOH：H2O：HNO3＝76.8：15.2：5：3。

第66页：6PEP：n+切断

n+a-Si切断：气体HCl 250sccm、SF6 200sccm、He 300sccm，压力26.7Pa，功率600W；用O2灰化除去表面变质的光刻胶。

• HCl用于提高a-Si对i/s SiN的选择比；
• 采用时间监控，以免刻蚀i/s SiN等下层膜。

第67页：6PEP：去胶

去胶分为湿法去胶和灰化（干法去胶）两部分，灰化用于除去残留光刻胶，并用IPA处理和紫外灯照射。

• Al容易被稀释的去胶液腐蚀，为保证图形完整，6PEP和7PEP在有Al之后的去胶都用IPA去胶，起置换作用，避免少量去胶液带入水洗槽刻蚀Al；
• 第6次去胶因连续两次刻蚀使光刻胶性质发生微小变化，必须用紫外灯照射，防止O3分解，以大量O3除去残胶。

第68页：7PEP P-SiN钝化层

7PEP形成TFT的钝化层，保护TFT防止受到灰尘、潮湿的影响。

流程：P-SiN前清洗→P-SiN CVD→涂胶→曝光→显影→显影后检查→P-SiN PE干法刻蚀→刻蚀后检查→SiO湿法刻蚀→刻蚀后检查→去胶。

第69页：7PEP钝化层结构（一）

本页展示7PEP P-SiN钝化层沉积后的器件剖面结构。

说明：本页源文件未提取到正文文字，主体为结构示意图，建议对照原图补充。

第70页：7PEP钝化层结构（二）

本页展示7PEP P-SiN钝化层刻蚀后的结构形态。

说明：本页源文件未提取到正文文字，主体为结构示意图，建议对照原图补充。

第71页：7PEP钝化层结构（三）

本页展示7PEP钝化完成后的器件整体剖面结构。

说明：本页源文件未提取到正文文字，主体为结构示意图，建议对照原图补充。

第72页：7PEP钝化层要点说明

• P-SiN前清洗：不用刷洗，以免把已经形成好的器件划伤；
• P-SiN CVD：膜厚2000Å，使用气体SiH4、N2、NH3；
• P-SiN PE：用终点监控并过刻蚀90%，终点监控保证P-SiN膜刻蚀净，过刻蚀90%是为了把过孔处表面的Mo刻蚀掉、使Al暴露出来，因为Mo容易氧化形成氧化钼，导致引线及测试时接触不良。使用气体N2 80sccm、SF6 480sccm、He 480sccm，功率1000W，压力26.7Pa；O2用于灰化。

第73页：7次光刻平面图形：栅线与阻挡层

7次光刻的平面图形（第一组）：1PEP栅线、2PEP i/s SiNx阻挡层。

第74页：7次光刻平面图形：有源岛与像素电极

7次光刻的平面图形（第二组）：3PEP有源岛（AI）、4PEP像素电极（PX）。

第75页：7次光刻平面图形：过孔至钝化层

7次光刻的平面图形（第三组）：5PEP过孔（TH）、6PEP源漏电极（SL）、7PEP钝化层（PV）。

第76页：其他结构的a-Si:H TFT

• 垂直结构的a-Si:H TFT：栅极、SiNx、a-Si:H、n+a-Si与源漏电极在垂直方向叠置，Mo电极厚度约0.3μm、绝缘层约1.0μm；
• 采用剥离工艺的自对准型底栅结构：以NiCr为电极，利用光刻胶剥离工艺实现源漏自对准。

第77页：阵列版图设计尺寸（上）

薄膜晶体管阵列设计中的关键尺寸：

• （a）栅线、栅电极与存储电容版：30μm、30μm、10μm、40μm、22μm、14μm等；
• （b）有源层岛版：13μm、10μm、10μm等；
• （c）源、漏电极及信号线版：12μm、10μm、20μm等。

说明：本页数值为图中标注尺寸，具体对应部位建议对照原图核对。

第78页：阵列版图设计尺寸（下）

• （d）封装及过孔版：10μm、40μm、36μm、22μm等；
• （e）ITO像素电极版：264μm、88μm、204μm、244μm、58μm等；
• （f）5次光刻叠加版图。

说明：本页数值为图中标注尺寸，具体对应部位建议对照原图核对。

第79页：阵列基板的整体布局

阵列基板的整体布局包括：

• a：显示区域；b：扫描电极外引线；c：信号电极外引线；d：短路环；e：银点电极；f：对版标记；g：液晶屏划片标记；h：信号IC引脚；ij：快检测试点；k：彩膜版划片标记；m：奇栅IC引脚；n：偶栅IC引脚

FPC引脚与奇偶栅IC引脚分区布置于基板一侧。

第80页：第7章本章小结

• 背沟道刻蚀结构的a-Si:H TFT：2代线以上的生产线多数采用5次光刻的背沟道刻蚀型结构，分别是栅线、有源岛、源漏电极、钝化层及过孔、像素电极
• 背沟道保护型结构的a-Si:H TFT：1代生产线采用背沟道保护型结构，采用7次光刻工艺，分别为栅线、阻挡层、有源岛、像素电极、过孔、源漏电极、钝化层
• 其他结构的a-Si:H TFT：顶栅结构、垂直结构、自对准型底栅结构等
• 薄膜晶体管阵列的设计：阵列版图的核心是计算和设计单元像素，然后在周边设计扫描电极、外引线和信号电极外引线等，构成阵列基板的整体布局