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本课件讲解薄膜淀积与外延技术，先给出薄膜分类与结构，再系统展开化学气相沉积的热力学与动力学基础、各类 CVD 反应与反应器形式，随后介绍物理气相沉积、蒸发溅射与外延膜沉积的构造与缺陷控制。
University ofScience andTechnology ofChina微电子工艺学Microelectronic Processing第五章薄膜淀积与外延技术
两种常见的薄膜结构单层膜周期结构多层膜SubstrateASubstrateABAB
淀积是指在wafer上淀积一层膜的工艺，淀积薄膜的工艺有很多种，化学气相淀积、物理气相淀积、蒸发等很多。化学气相淀积（CVD）是通过气态物质的化学反应在wafer表面淀积一层固态薄膜的工艺。
CVD法淀积薄膜可用以下几个步骤解释薄膜的生长过程：参加反应的气体传输到wafer表面；反应物扩散至wafer表面并吸附在其上；wafer表面发生化学反应，生成膜分子和副产物；膜分子沿wafer表面向膜生长区扩散并与晶格结合成膜；
反应副产物随气流流动至排气口，被排出淀积区。
）化学气相淀积—Chemical Vapor Deposition(CVD)一种或数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并淀积出所需固体薄膜的生长技术。
例如：APCVD, LPCVD, PECVD, HDPCVD2）物理气相淀积—Physical Vapor Deposition(PVD)利用某种物理过程实现物质的转移，即将原子或分子转移到衬底（硅）表面上，并淀积成薄膜的技术。
例如：蒸发evaporation，溅射sputtering两类主要的淀积方式
CMOS栅电极材料；多层金属化电极的导电材料多晶硅薄膜的应用
化学气相沉积[Chemical VaporDeposition (CVD)]：是通过气态物质的化学反应在衬底上淀积薄膜的工艺方法。
PolycrystallineSingle crystal(epitaxy)Courtesy Johan Pejnefors, 20015.2化学气相沉积
化学气相沉积（CVD）是一种化学气相生长法。把含有构成薄膜元素的一种或几种化合物的单质气体供给基片，利用加热、等离子体、紫外光以及激光等能源，借助气相作用或在基板表面的化学反应（热分解或化学合成）生长要求的薄膜。
CVD装置的主要部分：反应气体输入部分、反应激活能源供应部分和气体排出部分。CVD可以制备单晶、多相或非晶态无机薄膜，近年来，已研制出金刚石薄膜、高Tc超导薄膜、透明导电薄膜以及某些敏感功能薄膜。
对薄膜的要求1.组分正确，玷污少，电学和机械性能好2.片内及片间（每一硅片和硅片之间）均匀性好3.台阶覆盖性好（conformal coverage—保角覆盖）4.填充性好5.平整性好
CVD法制备薄膜具有很多优点，如薄膜组分任意控制、生长温度低于组成物质的熔点、膜层均匀性好、薄膜纯度高、针孔少、结构致密。
CVD分类：按淀积温度：低温（200～500℃）、中温（500～1000℃）和高温（1000～1300℃）按反应器内的压力：常压和低压按反应器壁的温度：热壁和冷壁按反应激活方式：热激活和冷激活
化学气相淀积（CVD）的应用及分类单晶(外延）、多晶、非晶（无定型）薄膜半导体、介质、金属薄膜常压化学气相淀积（APCVD），低压CVD (LPCVD)，等离子体增强淀积（PECVD）等CVD反应必须满足三个挥发性标准在淀积温度下,反应剂必须具备足够高的蒸汽压除淀积物质外,反应产物必须是挥发性的淀积物本身必须具有足够低的蒸气压
化学气相沉积的基本原理化学气相沉积是利用气态物质通过化学反应在基片表面形成固态薄膜的一种成膜技术。CVD反应是指反应物为气体而生成物之一为固体的化学反应。
CVD完全不同于物理气相沉积（PVD） CVD基本原理包括：反应化学、热力学、动力学、输运过程、薄膜成核与生长、反应器工程等学科领域。
CVD法实际上很早就有应用，用于材料精制、装饰涂层、耐氧化涂层、耐腐蚀涂层等。在电子学方面PVD法用于制作半导体电极等。CVD法一开始用于硅、锗精制上，随后用于适合外延生长法制作的材料上。
表面保护膜一开始只限于氧化膜、氮化膜等，之后添加了由Ⅲ、Ⅴ族元素构成的新的氧化膜，最近还开发了金属膜、硅化物膜等。以上这些薄膜的CVD制备法为人们所注意。CVD法制各的多晶硅膜在器件上得到广泛应用，这是CVD法最有效的应用场所。
CVD的化学反应热力学按热力学原理，化学反应的自由能变化可以用反应物和生成物的标准自由能来计算，即CVD热力学分析的主要目的是预测某些特定条件下某些CVD反应的可行性（化学反应的方向和限度）。
在温度、压强和反应物浓度给定的条件下，热力学计算能从理论上给出沉积薄膜的量和所有气体的分压，但是不能给出沉积速率。热力学分析可作为确定CVD工艺参数的参考。
CVD的（化学反应）动力学反应动力学是一个把反应热力学预言变为现实，使反应实际进行的问题；它是研究化学反应的速度和各种因素对其影响的科学。
CVD反应动力学分析的基本任务是：通过实验研究薄膜的生长速率，确定过程速率的控制机制，以便进一步调整工艺参数，获得高质量、厚度均匀的薄膜。反应速率τ是指在反应系统的单位体积中，物质（反应物或产物）随时间的变化率。
(1)反应剂被携带气体引入反应器后，在衬底表面附近形成“滞留层”，然后，在主气流中的反应剂越过边界层扩散到硅片表面(2)反应剂被吸附在硅片表面，并进行化学反应(3)化学反应生成的固态物质，即所需要的淀积物，在硅片表面成核、生长成薄膜(4)反应后的气相副产物，离开衬底表面，扩散回边界层，并随输运气体排出反应室化学气相淀积的基本过程 CVD法制备薄膜过程描述（四个阶段）
（1）氢化物H-H键能小，热分解温度低，产物无腐蚀性。（2）金属有机化合物M-C键能小于C-C键，广泛用于沉积金属和氧化物薄膜。金属有机化合物的分解温度非常低，扩大了基片选择范围以及避免了基片变形问题。
（3）氢化物和金属有机化合物系统广泛用于制备化合物半导体薄膜。（4）其它气态络合物、复合物羰基化合物：单氨络合物：
5.2化学气相沉积
化学输运反应将薄膜物质作为源物质（无挥发性物质），借助适当的气体介质与之反应而形成气态化合物，这种气态化合物经过化学迁移或物理输运到与源区温度不同的沉积区，在基片上再通过逆反应使源物质重新分解出来，这种反应过程称为化学输运反应。
设源为A，输运剂为B，输运反应通式为：源区沉积区
源区沉积区源区沉积区源区沉积区
F1是反应剂分子的粒子流密度F2代表在衬底表面化学反应消耗的反应剂分子流密度生长动力学从简单的生长模型出发，用动力学方法研究化学气相淀积推导出生长速率的表达式及其两种极限情况与热氧化生长稍有不同的是，没有了在SiO2中的扩散流
hG是质量输运系数（cm/sec）ks是表面化学反应系数（cm/sec）在稳态，两类粒子流密度应相等。这样得到可得：
设则生长速率这里Y为在气体中反应剂分子的摩尔比值，CG为每cm3中反应剂分子数，这里CT为在气体中每cm3的所有分子总数PG是反应剂分子的分压，PG1，PG1PG2PG3…..等是系统中其它气体的分压N是形成薄膜的单位体积中的原子数。
对硅外延N为5×1022cm-3
Y一定时，v由hG和ks中较小者决定如果hG>>ks，则Cs≈CG,这种情况为表面反应控制过程有2、如果hG<<ks，则CS≈0，这是质量传输控制过程有质量输运控制，对温度不敏感 表面（反应）控制，对温度特别敏感
以硅外延为例（1 atm，APCVD）hG≈常数Ea值相同硅淀积往往是在高温下进行，以确保所有硅原子淀积时排列整齐，形成单晶层。为质量输运控制过程。此时对温度控制要求不是很高，但是对气流要求高。多晶硅生长是在低温进行，是表面反应控制，对温度要求控制精度高。
当工作在高温区,质量控制为主导，hG是常数，此时反应气体通过边界层的扩散很重要，即反应腔的设计和晶片如何放置显得很重要。记住关键两点：ks控制的淀积主要和温度有关hG控制的淀积主要和反应腔体几何形状有关
单晶硅淀积要采用图中的卧式反应设备，放置硅片的石墨舟为什么要有倾斜?
这里界面层厚度δs是x方向平板长度的函数。随着x的增加，δs(x)增加，hG下降。如果淀积受质量传输控制，则淀积速度会下降沿支座方向反应气体浓度的减少,同样导致淀积速度会下降θ为气体粘度ρ为气体密度U为气体速度
因此，支座倾斜可以促使δs(x)沿x变化减小原理：由于支座倾斜后，气流的流过的截面积下降，导致气流速度的增加，进而导致δs(x)沿x减小和hG的增加。从而用加大hG的方法来补偿沿支座长度方向的气源的耗尽而产生的淀积速率的下降。
尤其对质量传输控制的淀积至关重要，如APCVD法淀积硅。
CVD的分类及其在微电子技术中的应用
感应加热
开口体系CVD工艺的特点能连续地供气和排气，物料的运输一般是靠惰性气体来实现的。反应总处于非平衡状态，而有利于形成薄膜沉积层（至少有一种反应产物可连续地从反应区排出）。在大多数情况下，开口体系是在一个大气压或稍高于一个大气压下进行的。
但也可在真空下连续地或脉冲地供气及不断地抽出副产物。开口体系的沉积工艺容易控制，工艺重现性好，工件容易取放，同一装置可反复多次使用。有立式和卧式两种形式。
沉积区域为球形，基片受热均匀，反应气体均匀供给；产品的均匀性好，膜层厚度一致，质地均匀。特点？
温度梯度2.5℃/cm低温区T1=T2-13.5℃高温区T2=850~860℃
5.2化学气相沉积
LPCVD在微电子技术中的应用广泛用于沉积掺杂或不掺杂的氧化硅、氮化硅、多晶硅、硅化物薄膜，Ⅲ-Ⅴ族化合物薄膜以及钨、钼、钽、钛等难熔金属薄膜。
如果能在反应室内形成低温等离子体（如辉光放电），则可以利用在等离子状态下粒子具有的较高能量，使沉积温度降低。这种等离子体参与的化学气相沉积称为等离子化学气相沉积。用来制备化合物薄膜、非晶薄膜、外延薄膜、超导薄膜等，特别是IC技术中的表面钝化和多层布线。
等离子化学气相沉积：PlasmaCVDPlasmaAssociatedCVDPlasmaEnhancedCVD这里称PECVD
5.2化学气相沉积
5.2化学气相沉积
5.2化学气相沉积
其它化学气相沉积方法（1）MOCVD是一种利用有机金属化合物的热分解反应进行气相外延生长薄膜的CVD技术。作为含有化合物半导体元素的原料化合物必须满足：常温下稳定且容易处理反应的副产物不应妨碍晶体生长，不应污染生长层；室温附近应具有适当的蒸气压
(2)光CVD是利用光能使气体分解，增加反应气体的化学活性，促进气体之间化学反应的化学气相沉积技术。(3)电子回旋共振（ECR）等离子体沉积在反应室内导入微波能和磁场，使得电子的回旋运动和微波发生共振现象。
电子和气体碰撞，促进放电，从而可以在较高的真空度和较低的温度下发生反应，获得高质量的薄膜。可在半导体基板上淀积导电薄膜，绝缘介质薄膜，钴镍合金薄膜以及氧化物高Tc超导薄膜。
“物理气相沉积”通常指满足下面三个步骤的一类薄膜生长技术:1.所生长的材料以物理的方式由固体转化为气体2.生长材料的蒸汽经过一个低压区域到达衬底3.蒸汽在衬底表面上凝结，形成薄膜
成膜机理?真空蒸发所得到的薄膜，一般都是多晶膜或无定形膜，经历成核和成膜两个过程。蒸发的原子（或分子）碰撞到基片时，或是永久附着在基片上，或是吸附后再蒸发而离开基片，其中有一部分直接从基片表面反射回去。
粘附在基片表面的原子（或分子）由于热运动可沿表面移动，如碰上其它原子便积聚成团。这种团最易于发生在基片表面应力高的地方，或在晶体衬底的解理阶梯上，因为这使吸附原子的自由能最小。这就是成核过程。
进一步的原子（分子）淀积使上述岛状的团（晶核）不断扩大，直至展延成连续的薄膜。
Natural World “Atomic-World”Target/evaporated sourceSubstrate surfaceAtomic rainClustersParticlesDischargeImpurity,ContaminationVacuumCloudEarth surface--groundNatural rainSnowHailThunder stormDust,PollutionEnvironmental protectionCloudtargetsubstrate原子层的晶体生长“世界”与自然世界的比拟
SubstrateSubstrateSubstrateSubstrateSubstrate原子团簇岛薄膜热运动
Frank-van der Merve ModeLayer by Layer ( 2D )衬底衬底衬底Stranski-Krastanov ModeLayer Plus Island Growth( 2D-3D )Volmer-Weber ModeIsland Growth ( 3D ) 其它生长模式
PVD所需实验条件高真空(HV)高纯材料清洁和光滑的衬底表面提供能量的电源
PVD的通用实验配置靶材衬底真空室真空泵厚度监控仪充气管道反应气体管道Plume
5.3物理气相沉积
常用蒸发源加热丝加热舟坩埚盒状源（Knudsen Cell）
►将用绝缘材料(quartz, graphite, alumina, beryllia, zirconia)制成的坩埚通上射频交流电，利用电磁感应加热材料2、高频感应加热蒸发特点：加热均匀
被蒸发的材料是放在水冷的坩埚中,因而可以避免容器材料的蒸发,不与坩埚材料交叉污染，清洁。
只有小块区域被电子束轰击-坩埚内部形成一个虚的“坩埚”-“skulling”可以制备难熔金属薄膜,如W,Mo,Ge等和氧化物薄膜,如SiO2,Al2O3等.特别是制备高纯度薄膜.可用于粉末、块状材料的蒸发–可以比较精确地控制蒸发速率；
–电离率比较低电子束蒸发的特点
E-GunCrucibleSubstrate fixture
常用蒸发材料形态
脉冲激光沉积用高能聚焦激光束轰击靶材
►激光束的斑点很小,蒸发只发生在光斑周围的局部区域,►可以避免坩埚材料对蒸发材料的污染,提高薄膜纯度,激光加热源,功率密度高,可以蒸发任何高熔点的材料,沉积含有不同熔点材料的化合物薄膜可保证成分的比例,特别适合于蒸发那些成分比较复杂的合金或化合物材料.蒸气的成分与靶材料基本相同，没有偏析现象►蒸发量可以由脉冲的数量定量控制；
有利于薄膜厚度控制；►光束渗透深度小~ 100 A,蒸发只发生在靶材表面►由于激光能量密度的限制，薄膜均匀性比较差；►不要求高真空，但激光器价格昂贵脉冲激光蒸发的特点
5.3物理气相沉积
多组分薄膜的蒸发方法多源顺序蒸发,形成多层膜,再进行要退火
蒸发源纯度的影响：下表列出相关数据。
二、溅射镀膜溅射镀膜是利用电场对辉光放电过程中产生出来的带电离子进行加速，使其获得一定的动能后，轰击靶电极，将靶电极的原子溅射出来，沉积到衬底形成薄膜的方法。辉光放电
++++++Al靶Al膜溅射沉积薄膜原理阳阴避免金属原子氧化真空Ar气Ar+Al膜与硅片之间的结合力比蒸发法要好Al靶
溅射过程的物理模型 溅射靶材
影响因素①入射离子能量
②靶材种类③入射离子种类溅射率与靶材元素在周期表中的位置有关。一般规律：溅射率随靶材元素的原子序数增大而增大Cu、Ag、Au较大；C、Si、Ti、V、Ta、W等较小溅射率依赖于入射离子的能量，相对原子质量越大，溅射率越高。
溅射率随原子序数发生周期性变化，每一周期电子壳层填满的元素具有最大的溅射率。惰性气体的溅射率最高。
④入射角入射角是入射离子入射方向与被溅射靶材表面法线之间的夹角⑤溅射温度•靶材
（3）溅射出的粒子从靶材上被溅射下来的物质微粒，主要参数有：粒子状态、粒子能量和速度。①溅射粒子的状态与入射离子的能量有关②溅射粒子的能量与靶材、入射离子的种类和能量以及溅射粒子的方向性有关，其能量可比蒸发原子的能量大1～2个数量级。
（4）溅射粒子的角分布溅射原子的角度分布符合Knudsen的余弦定律。也与入射原子的方向性、晶体结构等有关。
设备简单，操作方便，适合于溅射金属薄膜但直流溅射中靶材只接收正离子,如果靶材是绝缘材料,阴极表面聚集的大量正离子无法被电子中和使其电位不断上升,阴阳两极电势减小,使溅射不能持续进行.1、直流溅射惰性气体
与直流溅射相比,溅射电压低,可以溅射绝缘靶材，制备介质薄膜射频溅射原理:交变电场使得靶材正半周接收电子,负半周接收正离子,相互中和,从而使阴阳两极电位的大小保持稳定,使溅射能够持续进行.2、射频溅射惰性气体
反应溅射活性气体+惰性气体可以制备化合物薄膜
DC (导电材料)RF (绝缘介质材料)反应(氧化物、氮化物)或不反应(金属)
附加磁场的优点限制溅射离子的轨道增加离子在气体中停留的时间增强等离子体和电离过程减少溅射原子从靶材到衬底路程中的碰撞高磁场附近的产值比较高
磁控溅射中的重要参数溅射电流(生长速率)压强(溅射粒子的最高能量)靶材-衬底之间的距离(多孔性、质地、晶体性）反应气体混合比(化学配比)衬底温度(晶体性、密度和均匀性)衬底偏压(薄膜结构和化学配比)
5.离子束溅射采用单独的离子源产生用于轰击靶材的离子，原理见下图。目前已有直径>10cm的宽束离子源用于溅射镀膜。优点：轰击离子的能量和束流密度独立可控，基片不直接接触等离子体，有利于控制膜层质量。缺点：速度太慢，不适宜镀制工件，工业上应用很难
①真空度②放电气体种类与压强③蒸发源物质供给速率与蒸汽流大小④衬底负偏压与离子电流⑤衬底温度⑥衬底与蒸发源的相对距离。主要影响因素：
真空蒸镀、溅射、离子镀三种不同的镀膜技术，入射到基片上的沉积粒子所带的能量不同。真空蒸镀：热蒸镀原子约0.2 eV溅射：溅射原子约1-50 eV离子镀：轰击离子约几百到几千eV离子镀的目的：提高膜层与基片之间的结合强度。
离子轰击可消除污染、还能形成共混过渡层、实现冶金结合、涂层致密。蒸镀和溅射都可以发展为离子镀。例如，蒸镀时在基片上加上负偏压，即可产生辉光放电，数百eV能量的离子轰击基片，即为二极离子镀。见下图。
5.3物理气相沉积
（3）离子束辅助沉积低能的离子束1用于轰击靶材，使靶材原子溅射并沉积在基底上；离子束2起轰击（注入）作用，同时，可在室温或近似室温下合成具有良好性能的合金、化合物、特种膜层，以满足对材料表面改性的需
在微电子工艺中，外延是指在单晶衬底上，用物理的或化学的方法，按衬底晶向排列（生长）单晶膜的工艺过程。新排列的晶体称为外延层，有外延层的硅片称为（硅）外延片。
与先前描述的单晶生长不同在于外延生长温度低于熔点许多外延是在晶体上生长晶体，生长出的晶体的晶向与衬底晶向相同，掺杂类型、电阻率可不同。n/n+，n/p，GaAs/Si。
C固相外延（SPE）D分子束外延（MBE）：在超高真空条件下，利用薄膜组分元素受热蒸发所形成的原子或分子束，以很高的速度直接射到衬底表面，并在其上形成外延层的技术。特点：生长时衬底温度低，外延膜的组分、掺杂浓度以及分布可以实现原子级的精确控制。
②按导电类型分类n型外延：n/n,n/p外延；p型外延：p/n,p/p外延③按反应室形式卧式：产量大，设备结构简单；但是生成的外延层的厚度和电阻率的均匀性较差，外延生长时易出现滑移位错及片子弯曲。
立式：维护容易，外延层的厚度和电阻率的均匀性及自掺杂效应能得到较好的控制；但设备大型话，制造难度大。桶式：较好的防止外延滑移位错，外延层的厚度和电阻率的均匀性好；但设备结构复杂，不易维护。
晶格失配lattice mismatch失配率其中：a外延层晶格参数；a′衬底晶格参数。有热膨胀失配系数和晶格常数失配率。热失配影响单晶薄膜物理和电学性质晶格失配导致外延膜中缺陷密度非常高
异质外延的反相畴又叫反相混乱，例如非极性的Si上生长极性GaAs在生长的初期Si衬底上有的区域附着Ga，有的区域附着As，不能形成单相的GaAs层，这就叫反相畴。因此常用MBE法外延GaAs。
利用外延技术的pn结隔离是早期双极型集成电路常采用的电隔离方法。P-Si衬底n+埋层n-Si外延层p+隔离墙SiO2pn结隔离示意图
微波器件的芯片制造，需要具有突变杂质分布的复杂多层结构衬底材料。可以采用多层外延工艺来实现这类衬底材料的制备。采用异质外延的SOS／CMOS电路，外延衬底为绝缘的蓝宝石，能够有效地防止元件之间的漏电流，抗辐照闩锁；
而且结构尺寸比体硅CMOS电路小，因SOS结构不用隔离环，元件制作在硅外延层小岛上，岛与岛之间的隔离距离只要满足光刻工艺精度，就能达到电隔离要求，所以元件之间的间距很小，CMOS电路的集成度也就提高了。
四氯化硅SiCl4(sil.tet)，是应用最广泛，也是研究最多的硅源--------主要应用于传统外延工艺三氯硅烷SiHCl3(TCS)，和SiCl4类似但温度有所降低----常规外延生长二氯硅烷SiH2Cl2( DCS)----更低温度，选择外延硅烷SiH4，更适应薄外延层和低温生长要求，得到广泛应用。
新硅源：二硅烷Si2H6-----低温外延②外延工艺常用的硅源
③SiCl4外延反应SiCl4＋2H2<---->Si+4HCl（1200度左右）（生长，腐蚀）SiCl4＋Si<---->2SiCl2（腐蚀硅）H2的作用：运载和稀释气体；还原剂上述两个反应的综合结果外延生长的同时伴随有衬底的腐蚀。
原理图：
（2）外延生长速率①控制外延速率很关键过快可能造成：多晶生长；外延层中有过多的堆跺层错；夹渣
②影响外延生长速率的因素A反应剂的浓度工业典型条件Y=0.005-
②影响外延生长速率的因素B外延的温度在实际生产中：外延温度选择在B区原因有二。B区的温度依赖型强；淀积的硅原子也需要足够的能量和迁移能力，高温
②影响外延生长速率的因素C气体流速由于1200℃高温下到达衬底表面的不会堆积：因此流速越大，外延层的生长速率越快。
①系统要求气密性好；温度均匀；气流均匀；反应剂和掺杂剂的浓度和流量精确可控；外延前能对衬底做气相抛光；
扩散效应也叫互(或外)扩散，指在衬底中的杂质与外延层中的杂质在外延生长时互相扩散，引起衬底与外延层界面附近的杂质浓度缓慢变化的现象。若杂质扩散速率远小于外延生长速率，衬底中的杂质向外延层中扩散，或外延层中杂质向衬底中的扩散，都如同在半无限大的固体中的扩散。
当衬底和外延层都掺杂时，外延层中最终杂质分布+对应n/n+（p/p+）-对应p/n+（n/p+） 扩散效应
自掺杂效应高温外延时，高掺杂衬底杂质反扩散（蒸发）到气相粘滞层（边界层），再进入外延层的现象。自掺杂效应是气相外延的本征效应，不可能完全避免。
减小自掺杂效应措施降低外延温度，p-Si采用SiH2Cl2, SiHCl3；或SiH4，但这对As的自掺杂是无效。对于n-Si衬底，用蒸气压低、扩散速率也低的锑作为埋层杂质，但锑难以达到很高的掺杂浓度。
重掺杂的衬底，用轻掺杂的硅来密封其底面和侧面，减少杂质外逸。低压外延可减小自掺杂，这对砷，磷的效果显著，对硼的作用不明显。用离子注入的埋层来降低衬底表面的杂质浓度。可在埋层或衬底上先生长未掺杂的薄膜来避免衬底中的杂质外逸，再原位掺杂。
避免高温下用HCl对衬底进行腐蚀、或腐蚀后用低温气流除去因腐蚀外逸的杂质。
横向超速外延（ELO, Extended Lateral Overgrowth,）注意：缺陷问题
SOI (Silicon on Insulator)技术SOI是指在绝缘层上异质外延硅得到的材料。SOI电路是介质隔离，寄生电容小，使得速度快、抗幅射能力强、抑制了CMOS电路的闩锁。目前一些高速、高集成度薄膜集成电路就采用的SOI材料。
近年来，以笔记本电脑、蜂窝电话、微型通信设备等为代表的便携式系统发展迅猛。它们一般都由高度集成的电子器件组成，且多使用干电池或太阳能电池作为电源。因此．对于制造电子器件的材料和性能的要求也越来越高，不仅要能够实现高度集成，而且要满足高速、低压、低功耗的要求。
体硅CMOS技术在这些方面都明显不能满足要求。
SOI材料可实现完全的介质隔离．与有P—N结隔离的体硅相比，具有高速率、低功耗、集成度高、耐高温等特点IBM公司的研究表明：SOI电路与传统的体硅电路相比，功耗可降低2/3，在1V的电压下可在GHz的范围内工作，使用SOI CMOS可将体硅CMOS工艺极限推至0.1um，并能在工艺设计上实现三维多功能集成，特别适合应用于制造超大规模集成电路(ULSI)。
因此SOI技术已成为解决便携式系统“高度集成”、“功耗危机”的关键技术，被称为“21世纪的微电子技术”
应用领域便携式系统高温系统能克服常规的体硅电路高温下出现的功耗剧增，漏电，电磁干扰增加，可靠性下降。并可以讲话系统设计。航空航天等抗辐射系统在瞬时辐照下所产生的少数载流子的数目比体Si器件少三个数量级
SOI硅绝缘技术是指在半导体的绝缘层（如二氧化硅）上，通过特殊工艺，再附着非常薄的一层硅，在这层SOI层之上再制造电子器件。此工艺可以使晶体管的充放电速度大大加快，提高数字电路的开关速度。
SOI与传统的半导体生产工艺（一般称为bulk CMOS）相比可使CPU的性能提高性能25%-35%，降低功耗1.7-3倍。
SOI技术是IBM公司首先开发成功的芯片制造技术在1998年研制成功，于2000年正式应用于其PowerPC RS64IV芯片上的半导体制造技术。
SOI的结构特点是在有源层和衬底层之间插入埋氧层来隔断二者的电连接。
SOI和体硅在电路结构上的主要差别在于：硅基器件或电路制作在外延层上，器件和衬底直接产生电连接，高低压单元之间、有源层和衬底层之间的隔离通过反偏PN结完成，而SOI电路的有源层、衬底、高低压单元之间都通过绝缘层完全隔开，各部分的电气连接被完全消除。
SOI技术的挑战SOI材料是SOI技术的基础SOI技术发展有赖于SOI材料的不断进步，材料是SOI技术发展的主要障碍之一，这个障碍目前正被逐渐清除SOI材料制备
SDB (Silicon Direct Bonding)直接键合与背面腐蚀BE（Back Etching）技术SIMOX (Separating by Implanting Oxide )氧注入隔离Smart Cut智能切割ELTRAN (Epitaxy Layer Transfer)外延层转移目前最常用ＳＯＩ技术
SOS (Silicon on Sapphire或Spinel)技术蓝宝石和尖晶石是良好的绝缘体，以它们作为衬底外延生长硅制作集成电路，可以消除集成电路元器件之间的相互作用，不但可以减少漏电流和寄生电容，增强抗辐射能力和降低功耗，还可以提高集成度和双层布线，是大规模、超大规模集成电路的理想材料。
SOS是SOI中的一种，衬底是蓝宝石(α-Al2O3)，或尖晶石(MgO.Al2O3)SOS工艺：SiH4或SiH2Cl2，约1000℃VPE。
分子束外延（MBE)分子束外延是在超高真空条件下精确控制原材料的中性分子束强度，并使其在加热的基片上进行外延生长的一种技术。从本质上讲，分子束外延也属于真空蒸发方法。
（2）设备
分子束外延的基本装置由超高真空室(背景气压1.3X10-9Pa),基片加热块、分子束盒、反应气体进入管、交换样品的过渡室组成。外，生长室包含许多其他分析设备用于原位监视和检测基片表面和膜，以便使连续制备高质量外延生长膜的条件最优化。除了具有使用高纯元素。
液相外延生长(LPE)液相外延生长原则上讲是从液相中生长膜，溶有待镀材料的溶液是液相外延生长中必需的。当冷却时，待镀材料从溶液中析出并在相关的基片上生长。对于液相外延生长制备薄膜，溶液和基片在系统中保持分离。
在适当的生长温度下，溶液因含有待镀材料而达到饱和状态。然后将溶液与基片的表面接触，并以适当的速度冷却，一段时间后即可获得所要的薄膜，而且，在膜中也很容易引人掺杂物。
热壁外延生长(HWE)热壁外延是一种真空沉积技术，在这一技术中外延膜几乎在接近热平衡条件下生长，这一生长过程是通过加热源材料与基片材料间的容器壁来实现的。
蒸发材料的损失保持在最小;生长管中可以得到洁净的环境;管内可以保待相对较高的气压;源和基片间的温差可以大幅度降低。
传统同质外延生长，单晶半导体层是生长在单晶的半导体衬底上．此半导体层和衬底为相同的材料，有相同的晶格常数．因此同质外延是名符其实的晶格匹配外延工艺．同质外延工艺提供了一种控制掺杂浓度分布的重要方法，使器件和电路表现可以最佳化．例如，浓度相对低的n型硅层可以外延生长在n+硅衬底上，此种结构可大幅度降低衬底的串联电阻．对异质外延而言，外延层和衬底是两种不同的半导体，且外延层的生长必须维持理想的界面结构，这表示穿过界面的化学键必须连续而不被打断．因此这两种半导体必须拥有相同的晶格间距，或者可变形去接受一共同间距．此两种情况分别称为晶格匹配(Iattice-matched)外延和形变层(strain-layer)外延．晶格匹配的构造和缺陷5.4外延膜的构造和缺陷
图(a)表示衬底和薄膜有相同晶格常数的晶格匹配外延．一个重要例子是AlxGa1-xAs在砷化镓衬底上的外延生长，其中x在0至1之间．AlxGa1-xAs的晶格常数和砷化镓的晶格常数之间不同程度小于0.13％．5.4外延膜的构造和缺陷
对晶格不匹配的情形，若外延层有较大的晶格常数且可弯曲．它将在生长平面上被压缩至符合衬底的间距，而弹性力将会强迫它往垂直界面的方向扩展，这种结构形式称为形变层外延，如图(b)所示．5.4外延膜的构造和缺陷
另一方面，若外延层有较小的晶格常数，它将会在生长平面的方向上扩大，而在垂直界面的方向上被压缩．上述的形变层外延，当其厚度增加时，形变或有变形化学键的原子总数会增加，且在某些点上的位错会结核来释放同质形变能量，此厚度称为系统的临界层厚度．图(c)表示在界面上有刃位错的情况．5.4外延膜的构造和缺陷
一个相关的异质结构是形变层超晶格(strained-layer super-lattice，SLS)．超晶格是一种人工制造的一维周期性结构，由不同材料所构成，且其周期约为10nm．右图表示一SLS，由两种不同的平衡晶格常数a1>a2的半导体生长出的一具有统一晶格常数6的结构，其中a1>b>a2．5.4外延膜的构造和缺陷
如果此层非常薄，则因为外延中均匀的拉力使之可以承受晶格的不匹配．因此在这种情形下，不会有位错在界面产生，故可获得高品质的晶体材料．这些人造结构的材料可以用MBE来生长，这些材料为半导体的研究提供了一个新的领域，而且使一些高速和光学应用的新型固态器件制造变为可能．5.4外延膜的构造和缺陷
外延层缺陷外延层的缺陷会降低器件的性能．例如，缺陷会降低迁移率和增加漏电流．外延的缺陷可以归纳为以下五种：(1)从衬底来的缺陷．这些缺陷会从衬底传播到外延层。
为避免这些缺陷，必须要求无位错的半导体衬底．(2)从界面来的缺陷．在衬底和外延层界面的氧化层沉淀或任何形式的污染物都可能形成方向失配的聚集或包含堆垛层错的结核．这些聚集和堆垛层错可能会结合正常的结核并形成倒金字塔形的薄膜．为避免这些缺陷，衬底的表面需彻底地清洁．另外，可做临场回蚀(in-situ etch back)．5.4外延膜的构造和缺陷
(3)沉淀(precipitate)或位错环．它们的形成是因为过饱和的掺杂剂或其他杂质造成的．含有极高有意、无意的掺杂剂浓度或其他杂质的外延层极易有这些缺陷．(4)小角晶界和孪晶．在生长时，任何不当方位的外延薄膜的区域都可能会相遇结合而形成这些缺陷．(5)刃位错．它们是在两个晶格常数不匹配半导体的异质外延中形成的．如果两者的晶格均很坚硬，它们将保持原有的晶格间距，界面将含有称为错配(misfit)或刃位错的错误键结的原子行．刃位错亦可在形变层厚度大于临界层厚度时形成．5.4外延膜的构造和缺陷
淀积介质薄膜主要用于分立器件与集成电路的隔离与保护层。一般常用的有三种淀积方式：APCVD、LPCVD和PECVD。至于该用何种方式，则以衬底温度、淀积速率、薄膜均匀度、外观形态、电特性、机械特性、电介质的化学组成等作为考虑因素。
二氧化硅CVD法淀积的二氧化硅无法取代以热氧化法所生长的二氧化硅，这是因为热氧化法所得到的薄膜具有最佳的电特性，所以CVD仅作为候补方法。没有掺杂的二氧化硅膜可用于隔离多层金属膜、注入及扩散的掩蔽层、生长场氧化膜等。
掺杂有磷的二氧化硅，不仅可作为金属层间的隔离材料，亦可淀积于器件表面作为保护层。有时用掺杂磷、砷或硼的氧化膜作为固态扩散源。
低温淀积（300-500℃）淀积可在APCVD反应炉中进行。由于硅烷与氧气在低温反应使得此法特别适合于在铝膜上淀积二氧化硅。高温淀积（900℃）此法可以获得均匀性极佳的薄膜，常用于制造覆盖多晶硅的绝缘膜。
可将二氯硅烷(dichlorosilane)与氧化亚氮(nitrous oxide)在低压下反应形成二氧化硅。其反应如下：
中温淀积（500-800℃）由于反应要求高温，所以在铝上淀积的二氧化硅膜不能用此法。但其台阶覆盖性良好，所以适合制造要求均匀及台阶覆盖性好的多晶硅栅极上的绝缘层。其良好的台阶覆盖性是由于高温时在表面的迁移所致。
淀积过程中加入少量的氢化物（磷化氢、砷化氢、乙硼烷）进行掺杂。
近年来，在常压及低压下使用TEOS及臭氧为气体源的化学气相淀积方法已被提出来，如下图所示。这种技术可在低温下淀积出具有共形性好及低粘滞性的氧化膜。
氧化膜在退火时薄膜体积的收缩与臭氧在薄膜中的浓度有关，如下图所示。由于臭氧与TEOS形成的氧化膜具有多孔性，因此在ULSI工艺中，O3-TEOS常配以等离子体增强的方式来达到平坦化的效果。
淀积的二氧化硅特性
下图为一非共形的台阶覆盖，其主要原因是反应物在吸附、反应时没有显著的表面迁移所致。反应物到达上水平面时有各种不同的角度，其到达角度（Φ1）可以从0~180°，而对垂直侧壁，其到达角度（Φ2）只在0~90°，因此淀积在表面的膜厚为侧壁的2倍。
在底部，到达角度（Φ3）与开口有关，薄膜厚度正比于：这种台阶覆盖沿着垂直侧壁相当薄，有可能因遮蔽效应而使台阶底部薄膜断裂。用TEOS低压分解形成的二氧化硅因为能在表面迅速迁移，所以有良好的台阶覆盖性。高温下二氯甲硅烷与氧化亚氮反应所得的也一样。
但是，硅烷与氧反应淀积时不发生表面迁移，故台阶覆盖由到达角度决定。大部分经蒸发或溅射方法所得的材料具有相似的特性。
氮化硅利用氮化的方法（如氨气）生长氮化硅相当困难，其主要原因是生长速率太慢，且需很高的生长温度。然而，氮化硅可以用中温（750℃）、LPCVD的方法或低温（300℃）PECVD法淀积。
LPCVD法可获得完全的化学组成Si3N4，密度较高2.9-3.1g/cm3，可提供一个好的掩蔽层，防止水和钠离子的扩散，用于覆盖器件。PECVD法无正确化学组成，密度2.4-2.8g/cm3，由于淀积温度低，适合在制作完成的器件上淀积最后的保护层。
其抗刮性极佳，适合作为防止水和钠离子扩散至器件的保护材料。
LPCVD，700-800℃间反应薄膜均匀性好，产量高是低压工艺的有点。淀积氮化硅层的激活能为1.8eV。淀积速率水总压强或二氯甲硅烷分压上升而增加，并随氨与二氯甲硅烷比例上升而下降。
LPCVD淀积的氮化硅属于非晶介质，含氢量达8%，在缓冲的HF溶液中，其腐蚀速率低于1nm/min。薄膜张应力非常高，105N/cm2。故薄膜厚度超过200nm时容易破裂。电阻率1016Ω cm，介电常数7，介电强度约为107V/cm。
PECVD，300℃左右此法生长的薄膜含：下表列出相关数据。
PECVD，300℃左右此法生长的薄膜含氢量高，约为20-25%。其张应力较小2×104N/cm2，电阻率与硅与氮的比例有关，范围在105-1021Ωcm，介电强度1×106到6×106V/cm。淀积速率通常随温度、输入功率、反应气体压力增加而增加。
低介电常数材料当器件持续缩小至深亚微米的范围时，需使用多层金属连线(multilevel interconnection)结构来减小因寄生电阻与寄生电容引起的RC延迟时间(delay time)。器件栅极的速度增益将因金属层间的金属连线RC时间常数增加而抵消。
例如，当栅极长度为250nm或更小时，约有50％的延迟时间是由较长的金属连线所产生。因此ULSI电路中，金属连线的连接方式将成为影响IC芯片特性(器件工作速度、信号干扰及功率消耗等)的决定因素。
为降低ULSI电路的RC时间常数，必须采用低电阻率的金属材料和低电容值的介电材料。因为C＝εiA/d，降低C有：增加介质厚度、降低连线材料厚度与面积。介质厚度太厚时，缺口处填薄膜变得困难；降低连线厚度与面积会增加连线R；故采用低介电常数的材料。
介质必须具备一下特色：低介电常数、低残余应力、高平坦化能力、高填隙能力、低淀积温度、工艺简单、易整合。
介电常数材料分类3.5-4.0氟硅玻璃：下表列出相关数据。
介电常数材料分类3.5-4.0氟硅玻璃（FSG）气相淀积聚合物2.6聚对二甲苯氮2.4-2.5聚对二甲苯氟2.7-3.0黑金刚石（掺碳氧化物）2.0-2.4氟化碳氢化合物1.93特氟隆－AF（聚四氟乙烯）2.8-3.0HSQ/MSQ2.7-2.9聚酰亚胺2.7SiLK（芳香族碳氢聚合物）旋转涂布聚合物2.6PAE（聚芳香醚）2.1氟化无定形碳1.1-2.0干燥凝胶（多孔二氧化硅）
介电常数材料分类25Ta2O5两种成分材：下表列出相关数据。
介电常数材料分类25Ta2O5两种成分材料40TiO217Y2O37Si2N4140SrTiO3(STO)钛酸盐类掺杂碱土金属300-500(Ba1-xSrx)TiO3(BST)300Ba(Ti1-xZrx)O3(BZT)800-1000（Pb1-xLax) (Zr1-yTiy)O3(PLZT)1000-2000Pb(Mg1/3Nb2/3)O3(PMN)>1000Pb(Zr0.47Ti0.53)O3(PZT)钛酸盐类掺杂稀土金属
多晶硅淀积以多晶硅作为MOS器件的栅极是MOS技术的一项重大发展，其原因是多晶硅栅极的可靠性优于铝电极。右图显示多晶硅与铝作为电极时，电容的最长击穿时间与氧化膜厚度的关系图。很明显，多晶硅表现较好，尤其在栅极氧化膜较薄时。
铝电极之所以击穿时间较短，是因铝原子在电场的作用下会迁移到氧化膜中所致。多晶硅还可作为杂质扩散源以形成浅结，并确保与单晶硅形成欧姆接触。另外，多晶硅亦可用来制作导体与高电阻值的电阻。5.5多晶硅淀积
用低压反应炉淀积多晶硅的温度范围在600-650℃。一般最常用的低压淀积方法有两种：一种是压强约为25-130Pa，使用完全纯度的硅烷作为反应气体。另一种是利用氮气作为稀释硅烷的气体，浓度控制在20-30%。
两种方法每次可淀积数百片的晶片，且厚度均匀（误差5%内）。5.5多晶硅淀积
薄膜中涉及的研究课题生长机制和技术薄膜成分缺陷与位错表面形态薄膜中的扩散现象界面的性质应力引起的应变物理性质（电学、光学、机械等）
常用的淀积薄膜有哪些？举例说明其用途。什么是CVD？描述它的工艺过程。CVD的控制有哪两种极限状态？分别控制什么参数是关键？单晶硅（外延）—器件；多晶硅—栅电极；SiO2—互连介质；Si3N4—钝化。
金属…化学气相淀积：反应剂被激活后在衬底表面发生化学反应成膜。1)主气流中的反应剂越过边界层扩散到硅片表面；2)反应剂被吸附在硅片表面；3)反应成核生长；4)副产物挥发。表面反应控制：温度质量输运控制：反应器形状，硅片放置本章小结
CVD的原理，制作的典型薄膜PECVD的原理，制作的典型薄膜蒸发的原理，两种加热方式DG∞1/P，hG∞ DGhG升高→低温反应，淀积均匀性增加，产率增加。外延硅（单晶生长，多晶硅，SiO2，Si3N4，淀积温度较高；
反应源来源有限激活能部分来自于等离子体—反应气体被加速电子撞击而离化，形成不同的活性基团，低温下反应生成固态膜。非化学配比的氧化硅、氮化硅在真空中加热蒸发材料，使其原子或分子蒸发到真空，转移、冷凝在基片上，形成薄膜。
加热：电阻丝或电子束溅射淀积的原理利用高能粒子撞击固体表面，使表面离子（原子或分子）沉积到基片表面本章小结
本章习题20．在硅烷与氧气环境下，淀积未掺杂的氧化膜。当温度为425℃时，淀积速率为15nm/min。在多少温度时，淀积速率可提高一倍?21．磷硅玻璃回流的工艺需高于1000℃。在ULSI中，当器件尺寸缩小时，必须降低工艺温度。
试建议一些方法，可在温度小于900℃的情形下，淀积表面平坦的二氧化硅绝缘层来作为金属层间介质。25．为何在淀积多晶硅时，通常以硅烷为气体源，而不以硅氯化物为气体源?26．解释为何一般淀积多晶硅薄膜的温度普遍较低，大约在600℃～650℃之间。
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