页数：236页文件大小：17.33 MB来源： 微电子工艺学ppt课件
本课件讲解工艺集成与集成电路制造，从无源器件、双极型晶体管技术到 MOS 与 CMOS 工艺集成流程，说明各单项工艺如何组合为完整工艺路线，并讨论器件微缩带来的挑战与未来发展方向。
微电子工艺学Microelectronic Processing第八章工艺集成与IC制造
下图为IC制造主要步骤间的相互关系。IC制造使用具有特定阻值和晶向的抛光晶片(polished wafers)作为起始材料，薄膜淀积的步骤包含热氧化生长氧化层、淀积形成多晶硅、介电层及金属薄膜形成。
薄膜的形成通常在光刻工艺(lithography)或杂质掺杂(doping)之前，在光刻工艺之后，一般接着进行刻蚀(etching)，接下来则通常是另一杂质掺杂或是薄膜淀积。
用掩模版依序地将图样(pattern)一层一层地移转到半导体晶片的表面上，IC工艺即大功告成。
制造工艺结束之后，每片晶片包含着数以百计的相同长方形的芯片(chips or dice)。芯片通常边长介于1mm～20mm，如图(a)所示。这些芯片用金刚石锯或激光切割分隔开。图(b)所示为一已切割的芯片，图(c)为单个MOSFET及双极型晶体管的顶视图。
由图可看出一个器件在一个芯片内所占的相对大小。在分离芯片之前，每个芯片都要经过电性测试，有缺陷的芯片通常以黑色墨水打印上记号，好的芯片则被选出来封装以便在适当的温度、电性和金属连线的环境下应用于电子系统。
IC芯片可能只含有少量器件(如晶体管：下表列出相关数据。
IC芯片可能只含有少量器件(如晶体管、二极管、电阻、电容等)，但也往往含有超过十亿个器件。自从1959年的单片集成电路发明以来，最新(stateof the art)IC芯片上的器件数量一直呈指数增长。
我们通常用复杂程度来标称一个IC，如具有100个器件的芯片称为小规模集成电路(SSI)，达1 000个器件者称为中规模集成电路(MSI)，达100000个器件以上者称为大规模集成电路(LSI)，高达107个器件者为超大规模集成电路(VLSI)，而含有更多数目的器件数量的芯片则称为甚大规模集成电路(ULSI)。
后面我们将介绍两个ULSI芯片，一个为包含超过4200万个器件的32位微处理器和一个具有超过20亿个器件的1G位动态随机存储器(DRAM)。
8.1概述
集成电路电阻为了形成集成电路电阻，可以淀积一层具有阻值的薄膜在硅衬底上，然后利用光刻技术和刻蚀定出其图样。也可以在生长于硅衬底上的热氧化层上开窗。然后注入(或是扩散)相反导电型杂质到晶片内。
右图为利用后者方法形成的两个电阻的顶视图和截面图，一个是曲折型，另一个是直条型。
由如图所示的掩模版定义出不同的几何图样，可同时在一个集成电路中制造出许多不同阻值的电阻。因为对所有电阻而言工艺步骤是相同的，因此将电阻值的大小分成两部分是很方便的：由离子注入(或是扩散)工艺决定薄层电阻(Rs)；由图样尺寸决定L/W比例。
一旦Rs已知，电阻值可以由L/W的比例得知，或是由电阻图样中的方块数目得知(每个方块的面积为W×W)。端点接触面积会增加额外的电阻值至集成电路电阻中。就图中类型的电阻，每个端点接触对应到大约0.65个方块；
对曲折型电阻而言，在弯曲处的电场线分布不是均匀地跨过电阻的宽度，而是密集于内侧的转角处。因此在弯曲处的一个方块并不准确地等于一个方块，而是约为0.65个方块。
电阻制备工艺流程
电阻计算方法集成电路中的电阻厚度一定，因此电阻与平面尺寸有关：其中：L是条形电阻的长度，W是宽度，Rs是方块电阻，由注入／扩散工艺决定。一旦Rs已知，电阻值就由L/W决定。集成电路中的折线形电阻
试求一个如图所示，90µm长，10µm宽的电阻器的电阻值，已知方块电阻等于1kΩ/□。电阻器的端头接触会引起附加电阻，一个端头接触近似于0.65个方块。
解：电阻器由9个方块组成，两个端头接触相当于1.3个方块，则电阻值等于：(9＋1.3)×1kΩ/□＝10.3 kΩ
集成电路电容基本上，在集成电路中有两种电容：MOS电容和p-n结电容。MOS(metal oxide-semi-conductor)电容的制造是利用一个高浓度区域(如发射极区域)作为一个电极板。上端的金属电极作为另一个电极板，中间的氧化层当作介电层。
MOS电容的顶视图和截面图如图(a)所示。
为了形成MOS电容，一层利用热氧化的厚氧化层生长在硅衬底上。接着，利用光刻技术在氧化层上定义出一个窗口，然后进行氧化层刻蚀．以周围的厚氧化层当作掩蔽层，利用扩散或是离子注入在窗口区域内形成p+区域。
然后,一层热氧化的薄氧化层生长在窗口区域，接下来则是金属化的步骤。
一个面积为4µm2的电容：下表列出相关数据。
集成电路电感已被广泛地应用在Ⅲ～V族的单片微波集成电路上(MMIC)。随着硅器件速度的增加及多层金属连线技术的进步，在以硅器件为主的无线电射频(rf)和高频应用上，集成电路电感已经越来越受到注意。
利用IC工艺可以制作出各式各样的电感，其中最普遍的为薄膜螺旋形电感。图(a)与(b)为在硅衬底上，具有两层金属螺旋形电感的顶视图和截面图。
为了形成一个螺旋形的电感，可利用热氧化或是淀积方式在硅衬底上形成一层厚氧化层。然后，淀积第一层金属作为电感的一端。接着淀积另一层介电层在第一层金属上。利用光刻方式定义并刻蚀氧化层形成通孔(via)，接着淀积第二层金属并且将通孔填满。
螺旋形电感可在作为电感第二端的第二层金属上被定义及刻蚀出来。
为了评价这个电感，品质因子(quality factor)Q是一个重点考虑的因素。Q被定义为Q=Lω/R，此处L、R及ω分别为电感、电阻值及频率。Q值越高，来自电阻的损失就越小，因此，电路的特性越佳。图(c)为等效电路模型。
R1是金属本身的电阻，Cp1和Cp1是金属线和衬底问的耦合电容，Rsub1和Rsub2分别为金属线下硅衬底的电阻值。一开始Q值随着频率成线性增加，接着在较高频率下由于寄生电阻与电容的影响，Q值会下降。
可以采取一些方法用来改善Q值。第一种方法是使用低介电常数(小于3.9)材料来降低Cp1；另一种方法为使用厚膜金属或是低阻值金属(如铜、金去取代铝)来降低R1；
第三种方法是使用绝缘衬底[如蓝宝石上硅(silicon-on-sapphire)，玻璃上硅(silicon-on-glass)或石英]来降低Rsub的损失。
为了得到薄膜电感的正确值，必须使用复杂的模拟软件，如电脑辅助设计，来做电路模拟及电感优化．薄膜电感的模型必须考虑金属的电阻、氧化层的电容、金属线与线问的电容、衬底的电阻、对衬底的电容及金属线本身和金属线的互感．因此和集成电容或电阻相比，更难以计算集成电感的大小．一个用来估计方形平面螺旋形电感的简单方程式如下：此处μ0是真空磁导率，L为电感(单位为亨，H)，n为电感圈数，r为螺旋半径(单位为米，m)．
对一个具有10nH电感值的集成电感而言：下表列出相关数据。
对一个具有10nH电感值的集成电感而言，如果电感圈数为20，则所需的半径为多少？解：根据得：r=10×10-9/(1.2×10-6×202)≈2.08×10-5m=20.8µm
在IC的应用上，特别是在VLSI与ULSI方面，为了符合高密度的要求，双极型(bipolar)晶体管的尺寸必须缩小，下图为最近几年来双极型晶体管尺寸的缩小情况。
在IC上的双极型晶体管和分立的晶体管相比，最主要的差别在于所有电极的接触都位于IC晶片的上表面。且每个晶体管必须电隔离以免器件间相互作用。1970年之前，利用p-n结[图(a)]提供横向和垂直隔离，此横向p隔离区域相对于n型集电区始终被反向偏置。
1971年，热氧化形成的氧化层被用作横向隔离，基区与集电区的接触可紧邻隔离区域，器件尺寸大幅缩小[图(b)]。20世纪70年代中期，发射区延伸到氧化层的边界上，面积更为缩减[图(c)]。
目前，所有横向和垂直尺寸已经缩小，发射区长条宽度的尺寸已进入亚微米范围[图(d)]。
双极型工艺的发展采用反偏p-n结隔离的标准埋层双极晶体管(SBC：standardburiedcollectortransistor)、收集区扩散隔离双极晶体管(CDI：collectordiffusedisolationtransistor)以及三扩散层双极晶体管(3D，triplediffusedtransistor)，是早期的双极型晶体管工艺；
多晶硅自对准双极晶体管，是先进的双极型晶体管工艺。尽可能与CMOS工艺兼容是双极型工艺发展的趋势。近年来，先进的双极型晶体管制备大量采用了CMOS新工艺，如先进的隔离技术、多晶硅发射极、自对准结构和异质结双极晶体管技术等。
基本制作程序大部分用于IC的双极型晶体管为n-p-n型，因为在基区部分的少数载流子(电子)有较高的迁移率，使它比p-n-p型具有较快的速度表现。下图显示一个n-p-n双极型晶体管，其中氧化层作为横向隔离，n+-p结作为垂直隔离。
横向氧化层隔离方法不只降低器件尺寸，也降低了寄生电容，此乃因SiO2有较低的介电常数(SiO2为3.9，硅为11.9)。下面我们将讨论用来制作如图所示晶体管的主要工艺步骤。
对于n-p-n双极型晶体管而言，其原始材料为P型、轻掺杂(约1015cm-3)、<111>或<100>晶向、抛光的硅晶片。因为结形成在半导体内，所以晶格方向的选择不像MOS器件那般重要。
第一步是先形成埋层(buriedlayer)，这一层的主要目的是减少集电区的串联电阻。
利用热氧化法，在晶片上形成一厚氧化层(0.5~1μm)，然后在氧化层上开出一个窗将精确地控制低能量砷离子(约30 keV，约1015cm-2)注入到开窗区域，作为预淀积(predeposit)[图(a)]。
接着，用一高温(约1 100oC)再分布的步骤，形成约具有20Ω/口电阻的n+埋层。
第二步是淀积n型外延层。在去除表面氧化层后，将晶片放人外延反应炉，进行外延生长，外延层的厚度和掺杂浓度取决于器件最终的应用。
模拟电路(有较高电压作放大用)需要较厚的外延层(约10μm)和较低的掺杂浓度(约5×1015cm-3)，然而数字电路(有较低电压作开关用)则需要较薄的外延层(约3μm)和较高的掺杂浓度(约2×1016cm-3)。图(b)表示经过外延工艺后器件的截面图。
要注意的是，从埋层有杂质向外扩散(outdiffusion)到外延层的现象产生。为了将外扩散减至最低，应使用低温外延工艺及在埋层内使用低扩散系数的杂质(如砷)。
第三步是形成横向氧化层隔离区域。一层薄的氧化层(约50nm)先以热氧化方式生长在外延层上，接着淀积氮化硅(约100nm)。如果氮化硅直接淀积在硅上而没有一层薄的氧化层作垫层，在后续的高温工艺中氮化硅会对硅晶片表面造成伤害。
接着，使用光刻胶作为掩蔽层，将氮化硅一氧化层及约一半的外延层刻蚀掉[图(c)和(d)]。然后，将硼离子注入裸露出的硅晶片内[图(d)]。
随后，除去光刻胶，并将晶片置入氧化炉管内。因为氮化硅有非常低的氧化速率，所以厚氧化层只会在未受氮化硅保护的区域内生长。隔离的氧化层通常长到某个厚度，使得氧化层表面和原本硅晶片表面形成同一平面以降低表面不平。这个氧化层隔离工艺称作硅的局部氧化(LOCOS)。
图(a)为在去除氮化硅之后的隔离氧化层的截面图。
由于析出效应，注入的硼离子大部分在隔离氧化层下被推挤形成一p+层，这层被称为p+沟道阻断层(channel stop或简称chanstop)，因为高浓度的p型半导体可以防止表面反型(surface inversion)及消除在相邻埋层问可能的高电导路径(或沟道)。
第四步是形成基极区域。用光刻胶作为掩蔽层保护器件的右半边，然后注入硼离子(约1012cm-2)形成基极区域，如图(b)所示。另一个光刻工艺则用来除去基区中心附近小面积区域之外的所有薄氧化层[图(c)]。
第五步是形成发射极区域。如图(d)所示，基区接触区域被光刻胶所形成的掩蔽层保护，然后用低能量、高剂量(约1016cm-2)的砷离子注入形成n+发射区和n+集电区接触区域。接着将光刻胶除去，最后一道金属化步骤形成基区、发射区和集电区的接触。
在这基本的双极型晶体管工艺中，有六个步骤是生长薄膜、六道光刻步骤、四次离子注入及四次刻蚀步骤。每个步骤必须精确地监控，任何一步的失败通常会导致晶片报废而功亏一篑。
杂质分布右图为一制作完成的晶体管沿垂直于表面且经过发射区、基区和集电区的掺杂分布。发射区分布相当陡，这是由于掺杂浓度依赖于扩散系数。基区可用恒定掺杂总量扩散的高斯分布来估计。集电区取决于外延区的掺杂量，然而在较大的深度时，会因埋层的外扩现象而增加。
介质隔离在前面所描述用于双极型晶体管的隔离方法中，器件之间用其周围的氧化层来隔离，而器件与衬底之间用一个n+-p结(埋层)来隔离。但在高电压的应用时，另一种称做介质隔离(dielectricisolation)的方式，被用来隔离形成很多个小区域的单晶半导体。
这个方法是用介质来隔离器件与衬底及其周围相邻的器件。
右图为介质隔离的工艺顺序。首先用高能氧离子注入，在<100>晶向的n型硅衬底上生长一氧化层[图(a)]。接着，晶片经高温退火工艺，使注入的氧离子与硅原子反应形成氧化层。来自于离子注入的伤害也在退火工艺中被修补消除[图(b)]。
之后，可得到被完全隔离于氧化层上的n型硅薄层(称为绝缘层上硅，silicon-on-insulator，SOI)，这个工艺称为氧注入隔离。
因为上面的硅薄膜很薄，因此用前述LOCOS工艺或先刻蚀出一个沟槽[trench，图(c)]再用二氧化硅将其填满[图(d)]就可以很容易地形成隔离区域。接下来的工艺步骤是形成p型基区、n+型发射区和集电区，与前述方法几乎相同。
主要优点：在发射极与集电极间的击穿电压高，可以超过数百伏，且和现今CMOS工艺整合相容，在混合高电压和高密度集成电路上非常有用。
自对准多晶硅双极型结构在前面的工艺，需要另一道光刻工艺去定义用于分离基区与发射区接触区域的氧化层区域。这会造成在隔离区域内有一大块不起作用的器件面积，不但会增加寄生电容，也会增加导致晶体管特性衰退的电阻。
降低这些不利效应的最佳方法是使用自对准(self aIigned)结构。最常用的自对准结构具有双多晶硅层结构，并采用多晶硅填满沟槽的先进隔离技术，如下图所示。
右图为自对准双多晶硅(n-p-n)双极型结构的制作步骤。晶体管是建构在n型外延层上。利用反应离子刻蚀，刻蚀出一个穿过n+次集电极区到p-衬底区、深5.0μm的沟槽。然后生长一层薄热氧化层，作为在沟槽底部进行沟道阻断硼离子注入时的屏蔽层。
接着，用无掺杂的多晶硅填满沟槽，再用厚的平坦场氧化层盖住沟槽。
接着淀积第一多晶硅层并利用硼离子使其变为高掺杂浓度，此p+多晶硅(多晶硅1)将被当作固态扩散源(solid-phase diffusion source)，来形成非本征的基区(extrinsic base)与基区的电极。
之后，以化学气相淀积(CVD)的氧化层与氮化硅来覆盖此多晶硅层[图(a)]；使用发射区掩模版定义出发射区面积区域；利用干法刻蚀工艺在CVD氧化层与多晶硅1上产生一个开口[图(b)]。
随后，以热氧化法在被刻蚀过的结构上生长一层热氧化层。此时高掺杂多晶硅的垂直侧壁上也将同时生长一个较厚的侧壁氧化层(大约0.1～0.4μm)。这侧壁氧化层的厚度决定了在基区与发射区接触边缘之间的间距。
在热氧化层生长的步骤时，来自多晶硅1的硼外扩散到衬底[图(c)]形成非本征的p+基极区域。因为硼会横向与纵向扩散，所以非本征的基极区域能够与接下来在发射区接触下方形成的本征基极区域(intrinsic base)接触。
在生长氧化层之后，接着利用硼的离子注入形成本征基极区域[图(d)]。这步骤可用来自对准本征与非本征基极区域。在去除接触位置上的所有氧化层后，接着淀积第二多晶硅层(多晶硅2)并将砷或磷注入。此n+多晶硅将作为形成发射极区域与发射区电极的固态扩散源。
然后，杂质会从多晶硅2向外扩散形成一个浅发射极区域。
用基区与发射区外扩的快速退火步骤，有助于形成浅的发射区一基区结与集电区一基区结。最后，淀积铂(Pt)薄膜并进行烧结(sinter)以在n+多晶硅发射区与p+多晶硅基区的接触上形成硅化铂(PtSi)[图(e)]。这种结构可制作小于最小光刻尺寸的发射极区域。
此乃因当侧壁氧化层形成时，侧壁热氧化层占据大于原先多晶硅的体积，此侧壁氧化层将会填充部分接触孔。因此，如果在每边生长0.2μm厚的侧壁氧化层，0.8μm宽的开口将大约缩至0.4μm。
标准埋层双极晶体管(SBC)工艺流程a)埋层形成，n注入，推进；b)外延层生长；c)SiO2缓冲层＆淀积Si3N4阻挡层淀积、光刻；d)沟道阻断注入形成p-n结隔离；n+埋层n+n+
e)局部氧化；f)本征基区硼注入，推进；g)接触孔光刻；h)非本征基区硼注入，推进。
i)发射区及集电区接触注入，推进；j)金属化。
多晶硅自对准双极晶体管的工艺流程隔离之后进行P型重掺杂的多晶硅和氧化层淀积发射区光刻
热生长氧化层的同时，p+掺杂多晶硅扩散形成非本征基区本征基区注入(轻掺杂)
n+多晶硅淀积，热扩散形成n+发射区多晶硅发射极：改善电流增益，缩小器件纵向尺寸。自对准发射极和基区接触：发射极和基区接触直接对准形成，不需两次光刻，减小器件内部电极接触之间的距离。
目前，MOSFET是ULSI电路中最主要的器件，因为它可比其他种类器件缩小至更小的尺寸。
MOSFET的主要技术为CMOS(CMOSFET，complementary MOSFET)技术，用此技术，n沟道与p沟道MOSFET(分别称为NMOS与PMOS)可以制作在同一芯片内。
CMOS技术对ULSI电路而言特别具有吸引力，因为在所有IC技术中，CMOS技术具有最低的功率消耗。
右图为近年来MOSFET的尺寸按比例缩小的趋势。在20世纪70年代初期，栅极长度为7.5μm，其对应的器件面积大约为6000μm。随着器件的缩小，器件面积也大幅度地缩小。
对于一个栅极长度为0.5μm的MCSFET而言，器件面积可以缩小至小于早年MOSFET面积的1％。预期器件的缩小化将会持续下去。在21世纪初，栅极长度将会小于0.10μm。
栅极源极漏极衬底四端MOSFET剖面NMOS：PMOS：要得到良好受控的阈值电压，需要控制：氧化层厚度、沟道中掺杂浓度、金属半导体功函数以及氧化层电荷。
基本工艺下图为一个尚未进行最后金属化工艺的n沟道MOSFET的透视图。最上层为磷硅玻璃(PSG)，它通常用来作为多晶硅栅极与金属连线间的绝缘体及可动离子的吸杂层。
与双极型晶体管比较，可注意到MOSFET基本结构较为简单。虽然这两种器件都使用横向氧化层隔离，双极型晶体管则需要一个埋层n+-p结，但MOSFET不需要垂直隔离。MOSFET的掺杂分布不像双极型晶体管那般复杂，所以掺杂分布的控制也就不那么重要。
制作一个n沟道MOSFET (NMOS)，其起始材料为p型、轻掺杂(约1015cm-3)、<100>晶向、抛光的硅晶片。
<100>晶向的晶片比<111>晶向的晶片好，因为其界面陷阱密度(interface trap density)大约是<111>晶向上的十分之一。第一步工艺是利用LOCOS技术形成氧化层隔离。
这道工艺步骤与双极型晶体管工艺类似，都是先长一层薄的热氧化层作为垫层(约35nm)，接着淀积氮化硅(约150nm)[图(a)]。
有源器件区域是利用光刻胶作为掩蔽层定义出的，然后通过氮化硅一氧化层的组合物进行硼离子沟道阻断注入[图(b)]。
接着，刻蚀未被光刻胶覆盖的氮化硅层，在剥除光刻胶之后，将晶片置入氧化炉管，在氮化硅被去除掉的区域长一氧化层(称为场氧化层，field oxide)，同时也注入硼离子。场氧化层的厚度通常为0.5～1μm。
第二步是生长栅极氧化层及调整阈值电压。先去除在有源器件区域上的氮化硅一二氧化硅的组合物，然后长一层薄的栅极氧化层(小于10nm)。如图(c)所示，对一个增强型n沟道的器件而言，注入硼离子到沟道区域来增加阈值电压至一个预定的值(如+0.5V)。
对于一个耗尽型n沟道器件而言，注入砷离子到沟道区域用以降低阈值电压(如-0.5 V)。
第三步形成栅极。先淀积一层多晶硅，再用磷扩散或离子注入，将多晶硅变为高浓度掺杂。使其薄层电阻达到典型的20～30Ω/□。
这个阻值对于栅极长度大于3μm的MOSFET是适当的，但对于更小尺寸的器件而言，多晶硅化物(polycide)可用来当作栅极材料以降低薄层电阻至1Ω/□左右。多晶硅化物为金属硅化物与多晶硅的组合物，常见的有钨的多晶硅化物(W-polycide)。
第四步形成源极与漏极。
在栅极图形完成后[图(d)]，栅极可用作砷离子注入(约5×1015cm-2，30keV)形成源极与漏极的掩蔽层[图(a)]，因此源极与漏极对栅极而言也具有自对准效果，所以唯一造成栅—漏极重叠的因素是由于注入离子的横向散布(对于30keV的砷，σ∥上只有5nm)。
如果在后续工艺中用低温工艺将横向扩散降至最低，则寄生栅—漏极电容与栅—源极耦合电容将可比栅极—沟道电容小很多。
最后一步是金属化。先淀积磷硅玻璃(P-glass)于整片晶片上，接着通过加热晶片，使其流动以产生一个平坦的表面[图(b)]。之后，在磷硅玻璃上定义和刻蚀出接触窗。然后淀积一金属层(如铝)并定出图形。完成后的MOSFET其截面如图(c)所示。
图(d)为对应的顶视图。栅极的接触通常被安置在有源器件区域之外，以避免对薄栅极氧化层产生可能的伤害。
对于一个栅极氧化层为5nm的MOSFET，可承受的最大栅极—源极间的电压为多少？假设氧化层击穿电场为8MV/cm，衬底电压为零。解：V=E×d=8×106×5×10-7=4(V)
存储器器件存储器是可以由位(bits)来储存数字信息(或资料)的器件。许多存储器芯片都利用NMOS技术来设计与制造。对于大多数的大容量存储器而言，随机存储器(randomaccess memory，RAM)结构较被看好。
在一个RAM中，存储器细胞(简称存储单元，cell)以矩阵方式组织，可在任意顺序下存取信息(也就是储存、撷取或是擦除)而和它们的实际位置无关。静态随机存储器(SRAM)只要有电源供应，就可以一直维持储存的信息。
SRAM基本上是一个可以储存一位信息的触发器电路(flip-flop)。一个SRAM存储单元包含四个增强型MOSFET和两个耗尽型MOSFET。耗尽型MOSFET可用无掺杂的多晶硅电阻取代以减小功率消耗。
为了降低存储单元面积与功率消耗而发展出了动态随机存储器(DRAM)。图(a)为由一个晶体管所构成的DRAM存储单元的电路图，其中晶体管作为开关，而一位的信息则可存于储存电容中。储存电容的电压代表存储器的状态。例如，+1.5V可定义成逻辑1而0V定义成逻辑0。
通常储存的电荷会在数毫秒内消失，主要是由于电容的漏电流所造成的，因此，动态存储器需要周期性地刷新(refresh)储存的电荷。
图(b)为DRAM存储单元的版图(layout)，图(c)则为沿AA’方向所对应的截面图。储存电容利用沟道区域作下电极，多晶硅栅极作上电极，栅极氧化层则为介电层。行线(row line)为一金属连线，用以减小由于寄生电阻(R)与寄生电容(C)产生的尺C延迟。
列线(column line)则由n+扩散所组成。
MOSFET内部漏极用来作为储存栅极下的反型层与传输栅极间的导电连接.通过使用双层多晶硅(double-level polysilicon)的方法可省去漏极区域，如图(d)所示。
第二个多晶硅电极由一层热氧化层与第一层多晶硅隔开，这层热氧化层在第二层电极被淀积形成前就被生长在第一层多晶硅上。因此，从行线来的电荷可以直接通过传输栅极与储存栅极下的连续反型层输运至位于储存栅极下的储存区域。
为了符合高密度DRAM的要求，DRAM结构已经发展成具有堆叠式(stack)或沟槽式电容的三维空间架构。下图(a)显示一个简单的沟槽式存储单元结构凹，其优点为存储单元的电容可通过增加沟槽深度来增加而不需增加存储单元在硅晶片上的表面积。
制作沟槽式存储单元时，最主要的困难在于如何刻蚀出深沟槽。深沟槽需要圆形的底部转角及在沟槽壁上生长均匀的薄介电层。
图(b)为一堆叠式存储单元结构。因为在存取晶体管(access transistor)上堆叠储存电容，所以储存电容得以增加。利用热氧化或是CVD氮化硅的方法可在两层多晶硅电极中间形成介电层。因此，堆叠式结构的工艺较沟槽式简单。
上图为1G位DRAM芯片：下表列出相关数据。
上图为1G位DRAM芯片，这个存储器芯片采用0.18μm设计标准。沟槽式电容与其周边电路是CMOS。芯片的面积为390mm2(14.3mm×27.3mm)。包含超过20亿个器件，工作电压为2.5V。一般安装在可提供适当散热、有88个脚位的陶瓷封装上。
SRAM与DRAM两者都是挥发性存储器，亦即当电源关掉后，所储存的信息将会“灰飞烟灭”。相形之下，非挥发性存储器则可在电源关掉后，仍保留信息。右图(a)为一个有浮栅极(floating-gate)的非挥发性存储器，它基本上是一个栅极变更过的传统MOSFET。
此复合式栅极由一个一般栅极(控制栅极)与一个被绝缘体包围的浮栅极构成。当外加大的正电压至控制栅极，电荷会由沟道区域穿过栅极氧化层注入到浮栅极内；当外加电压移去时，注入的电荷可以长期储存于浮栅极内。
要移除这个电荷，必须施加一个大的负电压到控制栅极上，使得电荷可以注入回沟道区域内。
另一种非挥发性存储器是金属-氮化硅-SiO2-半导体，如图(b)所示。当加上正电压时，电子可以隧穿(tunnel)过薄氧化层(约2nm)，在SiO2—氮化硅界面被捕捉而成为储存电荷。对于这两种非挥发性存储器，可用两个串联栅极电容表示其等效电路，如图(c)所示。
储存于C1的电荷会造成阈值电压偏移，使器件处于较高阈值电压状态(逻辑1)。对于一个设计良好的存储器器件，电荷保存时间可以超过100年。为了擦除存储器(即将储存电荷移除)以及将器件回复到较低的阈值电压状态(逻辑0)，可使用栅极电压或其他方法(如紫外线)。
非挥发性半导体存储器已广泛运用在便携式电子系统上，如移动电话、数码相机和IC卡。右图上方的图片为一IC卡。图中，底部的图解则显示存有信息的非挥发性存储器器件可通过总线读写信息到中央处理器(CPU)。
与传统磁片的有限容量(1K位)相比，非挥发性存储器的容量可以增加到16K位、64K位或依应用功能甚至可以更大(如储存个人相片或指纹)。
通过IC卡读写机，储存的信息可应用于多方面，如通讯(插卡式电话、移动无线电通讯)、账款处理(电子钱包、信用卡)、付费电视、交通运输(电子票、大众运输)、医疗(病历卡)及门禁控制。IC卡在全球信息与服务业扮演举足轻重的角色．
CMOS技术单阱技术→双阱技术；多晶硅栅技术：掺杂多晶硅替代铝，源漏自对准；硅化物栅技术：降低栅电极电阻；带侧墙的漏端轻掺杂结构(LDD)：降低短沟MOSFET热载流子效应；浅槽隔离(STI)：替代LOCOS，提高集成度；
双掺杂多晶硅栅结构：NMOS－n＋栅，PMOS－p＋栅；晕环(Halo)技术；化学机械抛光(CMP)；双金属镶嵌(DD)：铜互连；
右图(a)为一CMOS反相器，它有一个特性：在任一逻辑状态，由VDD到接地间的串联路径上，其中有一个器件不导通。因此在任一稳定逻辑状态下，只有小的漏电流；只有在开关状态时，两个器件才会同时导通，也才会有明显的电流流过CMOS反相器。
因此，平均功率消耗相当小(nW级)。当每个芯片上器件数目增多时，功率消耗变成一个主要限制因素。低功率消耗就成为CMOS电路最吸引人的特色。
图(b)为CMOS反相器的布局，图(c)则为沿着A-A’的器件截面图。在这个工艺中，先在n型衬底上进行p型注入掺杂而形成一个p型阱(或p型槽)。p型掺杂浓度必须足够高才能过度补偿n型衬底的背景浓度。对于p型阱的n沟道MOSFET，工艺则与前面所提过的相同。
对于p沟道MOSFET而言，注入11B+或(BF2)+离子至n型衬底形成源极与漏极。75As+离子用于沟道离子注入来调整阈值电压及在p沟道附近的场氧化层下形成n+沟道阻断。
因制作p沟道MOSFET需要p阱和其他步骤，所以制作CMOS电路的步骤是NMOS电路的两倍。因此，在工艺复杂性与降低功耗间需有所取舍。
除了上述p阱，另一个替代方法是在p型衬底内形成n阱，如图(a)所示。这时，n型掺杂浓度必须足够高才能过度补偿p型衬底的背景浓度。不管用p阱还是n阱，阱中的沟道迁移率会衰退，因为迁移率是由全部掺杂浓度(NA+ND)决定的。
最近有一种方法为在轻掺杂的衬底内注入两个分离的阱[图(b)]，称为双阱(twin tubs)。因为在任一阱中都不需要过度补偿，所以可以得到较高的迁移率。
闩锁效应(Latch Up)CMOS晶片中，在电源VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极晶体管相互影响而产生一个低阻抗通路，它的存在会使VDD和GND之间产生大的漏电流，可能对芯片造成永久性破坏。
寄生元件：横向NPN晶体管，垂直PNP晶体管。阱NPNPNP
所有CMOS电路都有寄生双极型晶体管所引起的闩锁问题。消除闩锁效应的方法：在重掺杂衬底上生长的轻掺杂外延层中制造器件。因为低电阻衬底可以旁路外延层，降低基区电阻Rsub。同时重掺杂衬底可以促进外延层基区少数载流子的复合，从而使寄生晶体管失效；
另一个可有效避免闩锁问题的工艺技术为使用深沟槽隔离，如图(c)所示。在此技术中，利用各向异性反应离子溅射刻蚀刻蚀出一个比阱还要深的隔离沟槽，接着在沟槽的底部和侧壁上生长热氧化层，然后淀积多晶硅或SiO2以将沟槽填满。
这种技术消除了闩锁现象，因为n沟道与p沟道器件被深沟槽隔离开了。以下将讨论关于沟槽隔离的详细步骤与相关的CMOS工艺。
MOS工艺技术的发展PMOSNMOSCMOS改进的CMOS例：N阱硅栅CMOS制备流程PPa.氧化b.刻蚀阱区窗口
g.除去Si3N4，栅氧化层生长h.多晶硅淀积j.刻PMOS管硅栅，硼离子自对准注入，形成PMOS管i.刻NMOS管硅栅，砷离子自对准注入形成NMOS管
l.磷硅玻璃回流，开接触孔，金属化，钝化k.磷硅玻璃淀积
一、阱形成技术 阱形成技术在CMOS中，阱可为单阱(single well)、双阱(twin well)或是倒退阱(retrograde well)。双阱工艺有一些缺点，如需超过1050℃的高温工艺及超过8h的长扩散时间来达到所需2～3μm的深度。
这种工艺中，表面掺杂浓度是最高的，掺杂浓度随着深度递减。为了降低工艺温度和时间，可利用高能离子注入将离子直接注入到想要的深度而不需通过表面扩散。如此一来，深度由离子注入的能量来决定，因此可用不同的注入能量来设计不同深度的阱。
这种工艺中，阱的掺杂分布峰值将位于硅衬底中的某个深度，因而被称为倒退阱。
p衬底n阱p+n+多晶硅n衬底p阱n+p+多晶硅p阱n阱n+p+n+／p+衬底外延层多晶硅优点：a.可单独调整N/PMOS参数，使CMOS达到最佳性能；b. N/PMOS距离可以更近，有利于集成度提高。
二、先进隔离技术先进隔离技术传统的隔离工艺有一些缺点，使得其不适合于深亚微米(小于0.25μm)工艺。硅的高温氧化与长氧化时间造成用于沟道阻断的注入离子(对n MOSFET而言，通常为硼)侵入有源区域并导致VT偏移。因此，横向氧化会导致有源区域的面积减小。
此外，在亚微米隔离间隔中，场氧化层的厚度明显小于生长在宽间隔中的场氧化层。沟槽隔离技术可以避免这些问题，且已成为隔离的主流技术。
右图为形成一深(大于3μm)而窄(小于2μm)的沟槽隔离技术的工艺，包含四个步骤：开出图形、刻蚀硅衬底、填充介电材料(如SiO2或无掺杂的多晶硅)及平坦化。深沟槽隔离可用于先进CMOS与双极型器件及沟槽式DRAM。
因为隔离材料是利用CVD淀积，所以不需要长时间或高温工艺，且可以消除横向氧化和硼侵入的问题。
另一个例子为下图所示用于CMOS的浅沟槽隔离(深度小于1μm)。在定义出图形后[图(a)]，刻蚀出沟槽区域[图(b)]，接着重新填入氧化层[图(c)]，在重新填入氧化层之前，可先进行用于沟道阻断的离子注入。填入的氧化层高过沟槽，位于氮化硅上的氧化层应被除去。
化学机械抛光用来去除氮化硅上的氧化层以得到平整的表面[图(d)]。由于氮化硅对于抛光具有高抵抗性，所以氮化硅可当作CMP工艺中的掩蔽层。抛光后，氮化硅和氧化层分别用磷酸及氢氟酸去除。这个平坦化步骤，有助于接下来定义出多晶硅的图形及多层金属连线工艺的平坦化。
CMOS的源漏结构扩散(P，B)/离子注入(As，B)LDD：低能离子注入(As，BF2)Halo：超低能离子注入(As，BF2，In)
三、栅极工程技术栅极工程技术如果用n+多晶硅作为PMOS与NMOS的栅极，PMOS的阈值电压(VT≈-0.5～-1.0V)必须用硼离子注入来调整。这会使得PMOS的沟道变为埋藏式，如图(a)所示。
当器件尺寸缩小至0.25μm以下时，埋藏式PMOS将会遭遇很严重的短沟道效应(short channel effect)。
短沟道效应沟道长度减小到一定程度后出现的一系列二级物理效应统称为短沟道效应。
这些二级物理效应包括：a.短沟道器件阈值电压对沟道长度的变化非常敏感：沟道长度减小到一定程度后，源、漏结的耗尽区在整个沟道中所占的比重增大，栅下面的硅表面形成反型层所需的电荷量减小，因而阈值电压减小。
b.热载流子效应：器件内部的电场强度随器件尺寸的减小而增强，特别在漏结附近存在强电场，载流子在这一强电场中获得较高的能量，成为热载流子。热载流子在两个方面影响器件性能：越过Si-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压，影响器件寿命；
在漏附近的耗尽区中与晶格碰撞产生电子空穴对，形成附加电流。
最值得注意的是短沟道效应有VT下跌、漏极导致的势垒下降及在关闭状态时漏电流大，以致于即使栅电压为零，也有漏电流经过源极与漏极。为解决此问题，在PMOS中可用p+多晶硅来取代n+多晶硅。
由于功函数的差异(n+多晶硅与p+多晶硅有1.0eV的差异)，表面p型沟道器件并不需要调整VT的硼离子注入。
因此，当缩至0.25μm以下，需要采用双栅极结构(dual-gate)，即p+多晶硅用于PMOS，n+多晶硅用于NMOS[图(b)]。表面沟道与埋藏沟道的VT比较如右图所示。
可以看到在深亚微米时，表面沟道器件的VT下跌比埋藏沟道器件来得缓慢，这表明具有p+多晶硅的表面沟道器件，很适合用于深亚微米器件的工作。
为了形成p+多晶硅栅极，通常用BF2+离子注入。然而，在高温时硼很容易由多晶硅穿过薄氧化层到达硅衬底而造成VT偏移。此外，氟原子的存在会增加硼的穿透。有几种方法可以降低这个效应：使用快速退火以减少高温的时间而降低硼的扩散；
使用氮化的二氧化硅层以抑制硼的穿透(因为硼可以很容易与氮结合而变得较不易移动)；制作多层多晶硅，利用层与层间的界面去捕捉硼原子。
晕环(Halo)注入晕环注入在源漏扩展区周围形成反型的掺杂区，阻止与较深的接触源／漏区有关的耗尽区扩展，降低阈值电压对沟道长度的依赖关系，进一步抑制短沟道效应。该工艺目前被广泛应用于深亚微米MOS技术中，是沟道工程的重要组成部分。晕环(Halo)结构示意
右图为一个面积约为200nm2、内含4200万个器件的微处理器芯片(Pentium 4)。这个ULSI芯片采用的是0.18μm CMOS技术、六层铝金属布线工艺。
BiCMOS技术BiCMOS是一种结合CMOS与双极型器件结构在单一集成电路内的技术。结合这两种不同技术的目的在于制造出同时具有CMOS与双极型器件优点的IC芯片。我们知道CMOS在功率消耗、噪声容限(noise margin)及封装密度上有优势。
然而双极型的优点则在于开关速度、电流驱动能力及模拟电路方面的能力。因此，在特定的设计标准下，BiCMOS的速度较CMOS快，在模拟电路方面比CMOS有较佳的表现，比双极型器件具有较低的功率消耗及较高的器件密度。
采用双极集成电路具有高速、驱动能力强、适合于高精度模拟电路；CMOS集成电路则在功耗和集成度等方面有优势；将这两种技术的优势结合起来就产生了BiCMOS技术。利用CMOS器件制作高集成度、低功耗的部分，而利用双极器件制作输入、输出或高速部分。
BiCMOS工艺是双极工艺和CMOS工艺的有机融合，可分为两类：a.以CMOS工艺为基础的BiCMOS工艺：p阱＆n阱BiCMOS，有利于保障CMOS器件性能；b.以标准双极工艺为基础的BiCMOS工艺：双阱BiCMOS，有利于保障双极器件性能。
图14.31显示一个BiCMOS与一个CMOS逻辑门的比较．BiCMOS已被广泛应用。早期主要被用于SRAM，近年来，BiCMOS技术已成功地应用在无线通讯设备上的收发机、放大器及震荡器。
大部分BiCMOS工艺是以CMOS工艺为基础，加上一些修改，如增加一些掩模版来制造双极型晶体管。下面以基于双阱CMOS工艺的高效BiCMOS工艺为例介绍，如上图。
起始材料为p型硅衬底，然后形成一n+埋层以降低集电区的电阻，之后利用离子注入形成p型埋层用于增加掺杂浓度以防止穿通(punch through)产生。接着，生长一轻掺杂的n型外延层并完成CMOS所需的双阱工艺。
为了达到双极型晶体管的高性能，需要四道额外的掩模版。这些掩模版为n+埋层掩模版、深n+集电区掩模版、p型基区掩模版及多晶硅发射极掩模版。
其他工艺，用于基区接触的p+区域，可用PMOS中源极与漏极的p+离子注入同时形成；N+发射区则可用NMOS中源极与漏极的离子注入同时完成。和标准CMOS工艺相比，这些额外的掩模版及较长的制造时间是BiCMOS的主要缺点。
额外成本则有赖于BiCMOS增强的性能来使其合理化。
双阱BiCMOS工艺流程a. n+埋层离子注入b. p+埋层离子注入c.轻掺杂的外延硅层生长d. n阱离子注入
e. p阱离子注入f.光刻有源区，场注入g.集电极磷离子注入h.本征基区离子注入
i.多晶硅淀积，砷注入j.漏端轻掺杂(LDD)k.栅氧化物侧墙，NMOS源漏重掺杂l. PMOS源漏重掺杂，非本征基区注入
m.有源区杂质再分布最后进行器件互连和钝化。
砷化镓工艺的新进展及新的电路方法使得发展与硅相似(silicon-like)的砷化镓IC技术变为可能。与硅相比，砷化镓本身有三项优点：较高的电子迁移率，故在同样器件尺寸时，其具有较低的串联电阻；
在相同电场下，有较高的漂移速度(drift velocity)，所以有较快的器件速度；能制成半绝缘性的、可以提供一个晶格匹配的介电绝缘衬底。然而，砷化镓也有三个缺点：少数载流子寿命非常短；缺少稳定的保护用氧化层；晶体缺陷比硅高上好几次方。
短暂的少数载流子寿命与缺少高品质的绝缘薄膜使砷化镓双极型器件无法制作，也阻止了以砷化镓为衬底的MOS技术发展。因此，砷化镓IC技术的重点在MESFET。在MESFET中主要的考虑为多数载流子输运与金属—半导体接触。
高性能MESFET制作程序如右图所示。在半绝缘的砷化镓衬底上，先用外延生长一层砷化镓，接着生长n+接触层[图(a)]，刻蚀出如台面的图形作隔离用[图(b)]，然后蒸镀一层金属作为源极和漏极的欧姆接触[图(c)]。
刻蚀出沟道凹处(channelrecess)后再进行栅极凹处(gate recess)刻蚀与栅极蒸镀[图(d)和(e)]。在光刻胶剥离工艺后[图(e)]即完成MESFET制作[图(f)]。
MESFET集成电路制作如图所示。n+源极与漏极区域是自对准于每个MESFET的栅极，用相当轻的沟道离子注入于增强型开关器件上，较浓的离子注入用于耗尽型负载器件。
对于数字IC制造而言，不常用上述栅极凹处方式，因为每个凹处深度的均匀性不易控制将导致无法接受的阈值电压变化。这个工艺也可用于单片微波集成电路(MMIC)制备。要注意的是砷化镓MESFET工艺技术类似于以硅为主的MOSFET工艺技术。
大规模集成电路(约每芯片上有10,000个器件)的砷化镓IC已被制造出来。因为有较高的漂移速度(约高出硅20％)，在相同的设计标准下，砷化镓IC拥有高出硅IC 20％的速度。
然而，砷化镓晶体在品质与工艺技术上仍有待改善，才有可能挑战硅在ULSI应用上的独霸地位。
IC制造系统框图 IC制造就是把原材料转变为最终产品的工艺过程。如上图所示，把制造过程图形化成一个系统，原材料和生产用品作为该系统的输入量，而最终的商业产品则是该系统的输出量。
但是，在IC成品能够应用到众多商业电子系统和产品(例如计算机、手机和数码相机)之前，有几个关键工艺必须完成，这包括电学测试和封装。能用来评价任何制造工艺的一项重要度量标准是成本，成本直接受到成品率的影响。
所谓成品率是指制造出来的产品符合一组性能规范要求所占的比例。成品率反比于总制造成本，即成品率越高成本越低。
电学测试在测试装置所进行的电学测量是评估集成电路成品率和其他产品性能指标的主要手段。这种测量既可以在制造工艺中实施，也可以在制造工艺完成的时候进行。此外，最终产品的电学测试是保证质量的关键，在下面的章节里会更详细地讨论这些概念。
测试结构产品级芯片通常带有一些分布在表面上的PCM结构，它们或是位于芯片处或是位于芯片之间的切割线上(如上图所示)。这些称为工艺控制检测(PCM)的结构单元包括有单独的晶体管，单独的传导材料线，MOS电容器和互连检测电路。在典型半导体晶片上配置芯片产品和PCM
在制造过程中的各个工艺环节可以通过在线测试PCM结构来检查工艺质量。有三种典型的互连测试结构，如下图所示，应用这些测试结构所进行的测量估计出缺陷存在状况，这是由对所用简单电阻测量的短路和开路现状进行推断而来。互连层的基本测试结构
终结测试在完成制造过程后的功能测试是对工艺质量和成品率的终结裁定。终结测试的目的在于保证所有产品按照设计的规格性能实现生产。对于集成电路，测试工艺很大程度取决于所测芯片是逻辑电路还是存储器件。
但在这两种情形下，都使用自动测试设备(ATE)向芯片提供激励信号并记录相应结果。ATE的主要功能有输入模式发生、模式应用和输出结果探测。
在每项功能测试周期中，输入矢量按一定的时间顺序通过ATE送进芯片，读取相关反应输出并与预期结果作比较，这个程序在每次的输入模式上重复进行。针对不同供给电压和工作温度进行这样的测试常常是很必要的，这样能保证器件在所有可能的条件下正常工作。
而输出信号中失效的次数和频度指示出制造工艺故障。
测试结果可以用很多种方式表达出来，下图所示为一种二维图形，对于假象的双极器件产品称之为什穆图。在什穆图中，阴影区的轮廓线表示在这里的器件能够工作，而阴影区之外表示失效区。双极IC的二维什穆图示例
另一种典型的测试输出表示是如下图所示的单元图，单元图在识别并隔离器件失效方面，尤其在存储阵列中非常有用。失效模式和缺陷类型的单元图示例
封装粗略定义的话，封装是指把IC芯片和电子系统连接起来的整套技术和工艺。封装承担着连接、供电、冷却和保护IC的任务。这些概念的说明如图所示。电子封装和人体之间的比喻
总的来看，电子系统由多层包装构成，而每层拥有连接器件的独特方式，下图描述了这种封装层次。0级由在片连接构成；片到印制电路板或者片到模块板的连接构成2级；板到板的连接构成3级；4级和5级分别由组件之间和系统之间(比如计算机到打印机)的连接构建。电子封装层次。
PCB:印制电路板；MCM：多芯片组装
芯片分离功能测试之后，单块IC(或者芯片)必须从衬底上分离出来。按照多年盛行的方法，把衬底晶片固定在一个台面上，用金刚石划线器在x轴和y轴两个方向划片，实际上是沿75μm ~250μm宽的边界线实施，边界是在制造中围绕芯片周边而形成的。
更多现代的芯片分离工艺使用金刚石锯，而不是金刚石划片器。
封装类型有很多种方法封装单块IC。当人们一想到集成电路，双列直插封装或者称DIP(如左下图所示)是大多数人脑海中的封装图像。在20世纪70年代和80年代，应比DIP方式所能提供的更高的连接密度之需要，表面固定封装开发出来了。
四方扁平封装或称QFB(如右下图所示)就是这类封装的例子之一，这里四面都有引脚，进一步增多的I/O连接的端口数。双列直插封装四方扁平封装
近年来，应越来越多的I/O连接之需要，以开发出针栅阵列(PGA)和球栅阵列(BGA)封装(分别如下图所示)。针栅阵列封装球栅阵列封装
最新开发出来的封装技术是芯片尺寸封装(CSP)，如下图所示，所使用的封装最大不超过IC芯片本身尺寸的20%，通常采用小型化的球栅阵列封装形式，设计成可用常规设备和焊料回流来安置的倒装芯片。两种典型的CSP示例
贴附方法学IC芯片在电子系统中使用之前，需要固定并键合在所用封装体上，再把封装体贴附到印制电路板。芯片与封装体之间的连接一般采用引线键合，载带自动焊，或者倒装焊(如右图所示)。图10-13几种连接方式说明
引线键合引线键合是最早的粘附方法，而且仍然是少于200个I/O连接端口芯片的主流连接技术。引线键合需要在芯片上的焊盘和封装体上的焊点之间用金线或者铝线进行连接。
在热压焊工艺中(如下图所示)，一根金属细丝(直径15~75μm)从线轴输送过来后穿过加热的瓷嘴焊针，然后用小型氢焰或者电子火花融化金属细丝末端成一个小球，再将小球定位于芯片焊盘上方，压下瓷嘴焊针，凭借着瓷嘴焊针的热压力小球形变成一个“针头”。
热压焊工艺
超声波焊则是一种可供选择的低温方法，该方法通过把压力和快速机械振动结合起来实现了焊接(下图)。热超生焊是其他两种技术的组合，基体温度维持在约150ºC，使用超生振动和压力引起金属流动并在压力作用下形成焊接。超声焊工艺
载带自动焊载带自动焊(TAB)于20世纪70年代早期发展起来，经常用来将封装片焊接到印制电路板上。在TAB工艺中，首先将芯片安装在备有重复的铜互连图案(如下图)的柔性聚合体载带(一般是聚酰亚胺)上。载带自动焊
把IC焊盘与载带上的金属互连条对准后，采用热压进行粘贴(如右图)。在芯片和载带边上都备有金凸块，用金凸块把芯片焊接在载带的引脚上。TAB技术的优势在于所有焊接可同时形成，非常显著地提高了制造产量。TAB制程
倒装焊倒装焊是一种直接把IC芯片面朝下地安装在模块或者印制电路板上的连接方法，它是通过定位在芯片表面上的焊料凸块(或者是无焊剂的环氧或导电粘合材料)完成电气连接。在倒装焊工艺中，芯片面朝下地放在模块基体上，这样便于芯片上的I/O端口焊盘与基体上的焊盘对准。
倒装焊
无焊剂倒装焊技术涉及把有机聚合物丝网印刷到IC上，只留下不被覆盖的焊盘点。接着把高电导率的有机聚合物料丝网印刷在焊盘上，形成接着要用的无焊剂凸块。完成芯片与基体对准后，对凸块施加热压力形成最终的焊接。
统计过程控制IC制造工艺必须能够稳定地、可重复地、高质量地生产性能可接受的产品。很大程度上可以通过严格的工艺控制实现可变性减少。本节重点在于统计过程控制(SPC)技术，换句话说就是获得高质量产品。
SPC所指的是功能强大的阶梯工具集合，用这些解题工具获得工艺稳定性并减少可变性。控制图是一种用来查明工艺性能中的漂移事件的在线SPC技术，这样，在可控的情形下有可能采取调查和进行修改以挽回不正确的制造工艺。
下图给出了一张典型的控制图，这是一张质量特性图，图中质量特性是从样本与其数量或者生产时间的相对关系测量而得到的。控制界限确定以后，如果工艺处于统计控制状态之中，几乎所有的样本点将可以在控制界限之间标注出来。典型控制图
品质控制图一些质量特性无法用简单地用数字表达。例如，我们可能关心引线键合是否有缺陷，在这种情况下，焊接就被分成或是有缺陷或是没有缺陷(相应地是有一致性或没有一致性)，没有数字值能与焊接质量关联起来。这种类型的质量特性成为品质。
品质方面有两种常用的控制图：缺陷图(或称c图)和缺陷密度图(或称u图)。当对某种产品的规格性能不满意时，可能是出现了缺陷和不一致性，这个时候，有可能开发出对总缺陷数量和缺陷密度的控制图。
这些图表假设一定量样本的缺陷近似可用泊松分布模拟，其中缺陷出现的概率表示为：(8-1)
式中x为缺陷数目，c为大于0的常数。对于泊松分布，c既是平均值又是差异值。因此，假设c已知，采用±3σ控制界限的c图表示如下：(8-2)(注：如果上述计算后LCL产生负值，则规范做法是将LCL设置等于0)。
如果c未知，可以从样本中估算出一个能够得到的缺陷平均值()，这时候控制图变成为：(8-3)
【例1】假定检查25块硅晶片后发现37个缺陷，建立该情形的c图。解：估算c值如下：这是c图的中心线。使用公式(8-3)可以得出控制上限和下限：由于-2.17<0，故这种情况下设置LCL等于0.
假设要对样本量为n个产品的缺陷平均数建立控制图，若有n个样本中的总缺陷c，则每个样本上打平均缺陷数为：(8-4)3σ缺陷密度图(u图)的参数可由下式给出：(8-5)式中u是各组数量为n的m组样本的平均缺陷值。
【例2】假定IC制造商想要估算缺陷密度图，数量n=5的20组不同样本进行检查，总共找到183个缺陷，建立该情形的u图。解：估算c值如下：这是u图的中心线，使用公式(10-5)可以得出控制上限和下限：
变量控制图在很多情况下，希望质量特性是专门的数字测量值，而不是对缺陷出现概率的评估。例如，薄膜的厚度是一个可测可控的重要特性，对这类连续变量的控制图，比c图和u图等分布控制图能提供更多与制造工艺性能相关的信息。
当试图控制连续变量的时候，无论对质量特性的均量还是方差的控制都是重要的。这是千真万确的，因为这些参数整体漂移或单边漂移都会带来显著的工艺失误。
用图实现均值控制，用s图中的标准偏差检测方差，这两种图表的名字源于样本均值()和样本方差()，分别表示如下：(8-6)(8-7)式中是从n个样本中获得的，样本方差的平方根命名为样本标准差(s)。
假设收集了m组每组数量为n的样本，如果是样本均值，那么对真正均值(μ)的最佳估测是总均值，表示如下：(8-8)
由于μ是由估算出的，它就用作图的中心线。这还表明如果质量特性以已知的均值μ和标准差σ作归一化，那么也可以用均值μ和标准差作归一化，则图中的中心线和控制界限如下：(8-9)
由于σ未知，也必须通过分析过去的数据来估算。这样做的时候必须注意不能直接用s本身来估算，因为s不是一个σ的无偏无计量。代替s的实际估算为，其中是与样本数量相关的统计参数(参见下表)。对于m组每组数量为n的样本标准差为：(8-10)实际表明是一个σ的无偏估计量。
c4样本数量c4样本数量0.982315：下表列出相关数据。
c4样本数量c4样本数量0.9823150.797920.9835160.886230.9845170.921340.9854180.940050.9862190.951560.9869200.959470.9876210.965080.9882220.969390.9887230.9727100.9892240.9754110.9896250.977612n>250.9794130.981014s图的c4参数
另外，s的标准差是，应用这些已知量可以建立s图的控制界限如下：(8-11)
【例3】假设建立图和s图以便控制光刻工艺的线宽。测量了25种不同线宽，每种线宽的n=5.设125条线宽的总均值是4.01um，如果，那么s图的控制界限是多少？解：对n=5时，c4的值为0.94(查表)，根据公式(8-12)可以得出的控制上、下限如下：
根据公式(8-11)可以得出s的控制界限如下：注：由于这里LCL是数值很小的负值，故自动置为0.
统计实验设计设计实验是一项或者一系列的实验，该实验有目的地改变这些变量从而获得在工艺或产品上的变化所产生的影响。统计实验设计是一种有效途径，在比较各种方法、减小相互依赖性和建立预测效果模型方面，这种途径很有用处。统计过程设计和实验设计有着很强的相互关联。
总之，实验设计是一种提高制造工艺的强有力工具。
比较分布我们来考虑下表所列出的从某道IC制造工艺获得的成品率数据，在工艺中采用标准方法(方法A)和修正方法(方法B)制备两批各10块晶片。要从实验中得到答案的问题是：所收集的数据提供了什么样的证据(如果有)表明方法B真的比方法A更优越？
方法B成品率(%)方法A成品率：下表列出相关数据。
方法B成品率(%)方法A成品率(%)晶片84.789.7186.181.4283.284.5391.984.8486.387.3579.379.7686.285.1789.181,7883.783.7988.584.51085.5484.24平均值按照某道假象IC制造工艺的成品率数据
要回答这个问题的话，我们来考察每道工艺的平均成品率。修正方法(方法B)给出的平均成品率比标准高出1.30%，但在单项实验结果中存在应该考虑的可变性，直接就得出方法B优于方法A的结论可能是不正确的。
实际上，所获结果有差异可以归咎为实验错误、操作错误、或者甚至是纯粹的偶然。确定两种制造工艺之间的差异是否显著的正确方法是假设实验。统计假设是一种关于分布概率参数值的表述。
假设实验是对根据一些规范所作出假设的有效性的评判。假设表示成如下方式：(8-13)其中表达式称为虚无假设，表达式称为对立假设。为了完成假设实验，我们从母体中随机选择样本，计算一个适当的实验统计，然后或是接受或是抛弃虚无假设。
对于成品率实验而言，假设实验可表示如下：(80-14)式中，和表示前面两种方法的平均成品率。
要评价出假设的话，需要进行实验统计。在这种条件下合适的实验统计为：(8-15)式中，和表示每种方法中样本平均成品率，和是每组样本所用测试数量(这里为10)，并且(8-16)上式被称为两种工艺的公共方差综合评估。公式(8-16)中的分母称为假设实验的自由度。
用公式(8-17)计算样本方差值得；用公式(8-16)和(8-15)分别得出值。
方差分析前面的例子展示了如何用假设实验比较两种分布。但是在IC制造应用中能够对几种分布进行比较通常是很重要的。方差分析(ANOVA)是完成这些任务的优良技术。
下面的讨论中采用下表中的数据，其中数据代表着从晶片上测得的假想密度缺陷，这些晶片是使用4种不同路线工艺配方制备的。通过ANOVA的应用，将确定出工艺配方之间的差别是否真的大得超过单组穿孔工艺之中穿孔尺寸的差异，该组穿孔工艺中使用同一种配方。
配方4配方3配方2配方156686362：下表列出相关数据。
配方4配方3配方2配方1566863626266676060717163616764596368656468666359表3对于4种不同工艺配方的假想缺陷密度(在cm-2上)
设k为处理次数(这里k=4)，注意到每次处理差异()的样本数(n)。处理平均量如下：。总样本数(N)为24，所有24个样本的总平均值是。
平方和要完成ANOVA必须计算几个重要参数。这些称为平方和的参数用来量化不同处理和内部的差别。令表示第t个处理中所获得的第i个结果，第t个处理的平方和如下：(8-17)式中是所讨论论处理的样本量，是处理平均值。所有处理的处理内平方和为：(8-18)
这里采用处理间平方和来量化处理均值与总平均的差异，处理间平方和表示如下：(8-19)最后，所有平均数据的总平方和为：(8-20)每项平方和都有一个相关联的按其计算所要求的自由度。处理内、处理间和总平方和的自由度分别为：(8-21)
完成方差分析所要求得到最终量值，是对由各项平方和量化出的方差进行综合估算。这个最终量值称为均方值，是平方和与相关自由度的比值。处理内、处理间和总均方值如下：(8-22)
ANOVA表一旦所述参数计算出来，按惯例就以ANOVA表的表格形式组织这些参数。ANOVA表的一般格式如下表所示。相应表3中缺陷密度数据列在的ANOVA表示在表5中。
可见，在平方和与自由度数这两个表栏中，处理间和处理内的值之和等于给定的相应总值，这个平方和的额外特性根据下列代数恒等式得到：(8-23)或者等效为
完整的ANOVA表为所试验的假说提供了一种机理，即所有处理均值是相等的。这种情况下的虚无假设如下：
F比均方自由度平方和差别源处理间处理内总和表4 ANOVA表的一般格式F比均方自由度平方和差别源处理间处理内总和表5穿孔尺寸数据的ANOVA表
虚无假设是对的：下表列出相关数据。
如果虚无假设是对的，那么比应该服从具有和自由度的F分布。根据附录L内推，对于得到的具有3和30自由度且比率为13.6的F分布，显著性水平是0.000046，这意味着均值实际相等的可能性只有0.0046%，虚无假设就值得怀疑了。
话句话说，我们有99.9954%的把握相信真正的差别存在于所举例子的4种不同工艺之中。
因子设计在制造过程中使用实验设计技术来系统有效地探究一系列输入变量的影响、或者因子(如工艺温度)、或者相应(如成品率)。要实施一项因子试验，调查人员为每组的众多变量(因子)选定一个水平极，并且在所有可能相关的水平级进行实验。
在因子实验设计中有两个最重要的问题：实验中一组可变化因子的选择和方差存在作用范围识别。因子数的选择直接影响着实验次数。
二水平因子在因子实验中查询的工艺变量范围可以被离散成最小、最大和中间水平级。在二水平因子设计中，把各种因子的最小和最大水平级(分别归一化为标志值-1和+1)一起用在每种可能组合之中。因此，n个因子的完整二水平因子实验要求进行次。
不同因子水平级合并成的三因子实验可以形象地表示为立方体得顶点，如下图所示。因子水平级合并成的三因子实验所表示成的立方体顶点
表6列出了某道CVD工艺的因子实验：下表列出相关数据。
表6列出了某道CVD工艺的因子实验，其中三个因子是温度(T)、压力(P)和气体流速(F)，可测的响应是每分钟以埃为单位的沉积速率(D)，每个因子的最高和最低水平级分别由+和-符号表示。表示在表中前3列的离散水平级称为设计矩阵。
D(Å/min)FTP操作d1=94.8---1d2=110.96--+2d3=214.12-+-3d4=255.82-++4d5=94.14+--5d6=145.92+-+6d7=286.71++-7d8=340.52+++8表6二水平因子实验
任意单个变量对响应的作用称为一个主效果，用来计算这样一个主效果的方法是为了求出当压力最高时(第2、4、6、8次操作)的平均淀积速率和最低时(第1、3、4、5次操作)的平均淀积速率的差别，那么从数学上可表示为：(8-24)其中P是压力的主效果，是当压力最高时的平均淀积速率，是当压力最低时的平均淀积速率。
可以把上述结果理解为压力从最低水平级升到最高水平级，其平均效果是淀积速率提高了40.86Å/min。用类似的方式可以计算出对于温度和流速的其他主效果。
一般来说，在二水平因子实验中每个变量的主效果是两个响应均值(y)之间的差异，或者表示为：主效果=y+−y-我们还关注于两个或更多因子如何相互作用的量化问题。
例如，料想高温时的压力效果要比低温时的显著很多，则由温度高时的平均压力效果和温度低时的平均压力效果的差异得出了对这种相互作用的测量。按照惯例，差异之半称为压力×温度的互作用，或用符号表示为P×T互作用。
该互作用也可视为在两极压力下平均温度差别之半，从数学上可表示为：(8-25)(8-26)
用类似的方式可以获得P×F和T×F互作用。最后，我们还可能关注的是所有3个因子的互作用，表示为压力×温度×流速的互作用，或者是P×T×F互作用。
这个互作用定义出在第3个因子为高水平级和低水平级时任意两个因子互作用之间的平均差异，该均差表示为：(8-27)重点要注意，仅当不存在因子间互作用的证据时，才能分别表达任何因子的主效果。
耶茨算法对二水平因子实验使用刚才所述的方法计算其效果和互作用相当繁琐，尤其是涉及3个以上的因子。但幸运的是，耶茨算法提供了一种快速计算方法，这是一种通过计算机相对容易编程的计算方法。要实现这种算法，实验设计矩阵首先编排成所谓的标准格式。
设计矩阵的第1列由负号和正号交替组成，第2列由负号对和正好对相连组成，第3列由4个负号和4个紧跟着的正号组成，这样就构成了标准格式的2n因子设计。一般地，第k列由2k-1负号和2k-1正号交替组成。
淀积速率的耶茨计算数据列在表7中。y列由每次操作的淀积速率组成，这些数据可认为是连续的数对，数对加起来得出(1)列的前4项，接着每对数中下面的数减去上面的数得出(1)列的后4项；采用相同的方式从(1)列得出(2)列，从(2)列得出(3)列。
然后只要用(3)列各项除以除数列的各项，就能够得到实验结果。通常第1个除数是2n，剩余除数将是2n-1。识别(ID)列中的第1项是所获结果的总均值，其余各项由设计矩阵中正号所定。
ID效果除数(3)(2)：下表列出相关数据。
ID效果除数(3)(2)(1)yFTP平均192.8781543.0675.70205.7694.8---P40.864163.45867.29469.94110.96--+T162.844651.3557.86240.06214.12-+-PT6.89427.57105.59627.23255.82-++F47.904191.59264.1816.1694.14+--PF11.93447.73387.1741.70145.92+-+TF30.754122.9925.5451.78286.71++-PTF-5.884-23.512.0353.81340.52+++表7耶茨算法的说明
尽管耶茨算法提供了一种计算实验结果的相对直截了当的方法，但应该指出的是统计实验的现代分析几乎由专门的商用统计软件包完成。一些很常用的软件包有RS/1、SAS和Minitab，这些软件包可完全消除繁琐的手算。
部分因子设计二水平因子设计的缺点是实验进行次数随因子数增大而呈指数增加。为了缓减这个问题，通过系统地消除全因子设计中的一些操作从而构建了部分因子设计。比如n个因子只进行2n-1次操作的半设计。全部或部分的二水平因子设计可以用来估算单独因子的主效果。
这不是严重的缺陷，因为高次幂的效应和互作用比低次幂的效果影响小。从概念上看忽略高次幂的效应类似于泰勒级数展开式中忽略高次项。
令n=5，考虑25的因子设计以便说明部分因子设计的使用。全因子地完成这项设计需要进行32次实验操作，但25-1的部分因子设计只需要16次实验操作。
这项25-1的设计是这样产生的，首先按照标准规则对24的全因子设计编写设计矩阵，然后把24的设计矩阵4列中的所有正号和负号“乘”在一起得到第5列中的符号。
例如再回顾一次CVD实验，假设只有完成4次实验的时间或资源，而不是对于23的全因子设计所要求的8次。这就是所谓的23-1的部分因子替换法。这项新设计是这样产生的，首先对压力和温度变量编写全面的22设计，接着两列相乘得到第3列的流速。这个过程说明于表8中。
FTP操作+--1--+2-+-3+++4表8对CVD举例进行23-1的部分因子设计的说明
成品率集成电路制造工艺上的变化会在最终产品中引起形变和非一致性。这种工艺上的分布通常导致故障，这些故障的存在运用生产成品率进行量化。成品率在字面上定义为性能规范器件或电路所占的百分比。成品率可按功能型和参数型进行归档。功能成品率是由全功能产品所占比例确定。
然而，在某些情况下，全功能产品仍旧不符合一项或多项参数的性能规范，这些状态可用参数成品率描述。
功能成品率如前所述，功能成品率显著收到缺陷存在的影响。缺陷来源于很多随机源，包括设备玷污、工艺或处理的玷污、掩膜的不完整性和空气中微粒。从物理上看，这些缺陷分为短接、断开、套准失配、光刻胶溅污与剥落、针孔、擦痕和结晶瑕疵，如下图所示。
各种形式的能够影响掩膜图形连接的尘埃微粒
产品率模型通常表示为每单位面积(D0)上平均缺陷数和电子系统关键面积(Ac)的函数，也就是：(8-28)式中Y是功能成品率。关键面积是这样的区域，在该区域内缺陷发生导致故障的概率较高。
成品率、缺陷密度和关键面积间的相互关系是很复杂的，它取决于电路几何形状、光刻图形密度、在制造工艺过程中所使用的光刻步骤数以及其他一些原因。接下来讨论一些试图量化这种相互关系的公用模型。
泊松模型泊松成品率模型假定缺陷是均匀分布在衬底上，并且每个缺陷引起一个故障。Pineda de Gyvez给出了泊松模型的一种出色派生，令C为衬底上电路的数量(即IC芯片数)、M为可能的缺陷类型数量。在该条件下，M个缺陷能在C个电路上以CM种不同方式分布。
比如，若有3个电路(C1、C2和C3)和3种缺陷类型(如M1=金属开路，M2=金属短路和M3=金属1和金属2短路)，则有：这3种缺陷以可能的方式分布在3块晶片上，所以相互关联列在表9中。(8-29)
C3C2C1组合C3C2C1组合M2M1：下表列出相关数据。
C3C2C1组合C3C2C1组合M2M1M315M1M2M31M3M1M216M1M2M32M2M1M317M1M2M33M1M2M318M3M1M24M2M3M119M2M1M35M1M3M220M1M2M36M2M1M321M3M1M27M3M2M122M2M1M38M2M3M123M1M2M39M3M1M224M2M3M110M1M3M225M1M3M211M2M1M326M2M1M312M1M2M327M2M3M113M1M3M214表9各缺陷组合的真值表
如果去掉一个电路(比如发现电路中没有缺陷)，那么把M个缺陷分布在剩余电路中的方式有：(8-30)因此，电路由任何类型的零缺陷组成的概率为：(8-31)代入M=CAcD0，成品率就是无缺陷电路的数量，即：(8-32)
墨菲成品率积分(Murphy's Law)墨菲首先提出缺陷密度值(D)不应该是常量，作为替换，他推论出D必须是采用归一化概率密度函数f(D)对整个电路和衬底求和。
接下来成品率可用如下积分估算：(8-34)不同形式的f(D)造成了很多分析成品率模型之间的根本差别。泊松模型中假设f(D)是δ函数，即是：(8-35)式中D0为如前述(如下图a所示)的平均缺陷密度。
运用该密度公式，根据公式(8-34)得到如前所示的成品率：(8-36)几种概率密度函数
墨菲开始的时候研究均匀分布密度函数，如上图b所示。
对均匀分布密度函数成品率积分估算为：(8-37)后来墨菲认为高斯分布会比d函数更好的反映出真实的缺陷密度分布，但是由于他无法把高斯分布代入f(D)的成品率积分积出来，于是他近似使用如上图c所示三角函数，该函数得出的产品类表示为：(8-38)
如今，三角分布墨菲成品率模型使用在工业中以便确定制造工艺缺陷密度的影响。R B Seeds首次证明了墨菲的预测。
而且Seeds推理出高成品率是由大量低缺陷密度和少部分搞缺陷密度带来的，他因此提出用如上图d所示指数密度函数如下：(8-39)该式表明获得低缺陷密度的概率显著高于获得高缺陷密度的概率。
把指数函数代入墨菲积分，并积分出成品率：(8-40) Anything that can go wrong will go wrong.
虽然Seeds模型很简单，但对于大面积衬底的成品率预测与实际值相比过高。Atapper使用Γ密度函数同样地发展并应用成品率模型。Γ分布表达如下：(8-41)式中α和β是两个分布参数，Γ(α)是Γ函数。当α取不同值时Γ(α)的形状如下图所示。
在此分布中，平均缺陷密度为D0=αβ。把公式(8-41)代入墨菲积分，从成品率模型得出：(8-42)
Γ(α)分布的概率密度函数
这个模型公称为是负二项回归模型。参数α需要根据经验确定，一般被称为群集参数，因为它随着缺陷分布中的方差减小而增大。
如果α高，缺陷可变性就低(小的群集)，在这种情况下，Γ密度函数迫近δ函数，负二项回归模型退化为泊松模型，从数学上看，这就意味着：(8-43)相反地，如果α低，遍布晶片上的缺陷可变性就很明显(较多的群集)，Γ模型退化为Seeds指数模型，即：(8-44)如果已知关键面积和缺陷密度，那么负二项回归模型是一个出色的通用产品率预测器，该预测器适用于各种IC制造工艺之中。
参数成品率即使在无缺陷制造环境中，随机的工艺处理变化仍会导致变动系统性能水平。这些性能上的变化引发出“软”故障，用制造工艺的参数成品率来表征。估计参数成品率的常用方法是蒙特·卡洛模拟。
在蒙特·卡洛方法中，根据假设的概率分布(通常为归一化分布)产生大量电路或系统参数用的伪随机数值组，概率分布建立在样本均值和从测量数据中提出的标准差基础之上。对于每组参数，进行一次模拟以便获得电路或系统可预测行为的信息。然后从相应模拟结果组中提取出总体性能分布。
为了说明蒙特·卡洛技术，考察一个N沟MOSFET处于饱和态时的驱动电流所拥有的性能体系，饱和电流表示如下：(8-45)式中Z为器件宽度，L为器件长度，μn为沟道中的电子迁移率，Co为单位面积上氧化层电容，VG为外加栅电压，VT为晶体管的阈值电压。
在这个等式中，Co是氧化层厚度(d)的函数，VT是氧化层厚度和沟道掺杂情形的函数，或者表示为IDsat=f(Co,VT)。
所有这些尺寸都受到制造工艺变化的作用，他们的特性因此可以按照归一化分布变化来描述，这里分别用均值μc、μv，以及分别用标准差σc、σv进行归所示一化(如下图)。
性能分布图
采用蒙特·卡洛方法，在MOSFET一定的饱和电流范围内，对每种可能的的Co和VT相应IDsat值，就能够估算出用给定制造工艺生产的MOSFET的参数成品率。这些计算结果为最终的性能分布，分布图如上图b所示。
这个概率密度函数可以接着用来计算具有给定范围的驱动电流的晶体管所占比例。
例如，若希望计算出给制成IDsat在界限a和b之间的MOSFET所占百分比，应该进行如下积分：(8-46)因此，一旦给定输出度量标准的总体分布，那就有可能估算出具有一些性能规范的制备部分所占分数。
参数成品率的估计对电路设计者很有用处，因为它能够帮助确定制造工艺的极限，以便设计更容易符合制造能力。
计算机集成制造对IC制造工艺的绝大部分估算是通过计算机而非手算完成。这样做不仅效率高，而且是今日经济不可或缺的。
由于成本上升，今日制造商面临的挑战是采用大量制作工艺中技术上的革新来抵消如此巨大的资金投入，话句话说，现在的目标是使用计算机硬件和软件技术方面的最新发展来加强已经很昂贵的制造方法。
实际上，在集成电路的计算机集成制造(IC-CIM)方面努力寻求的目标在于，采用与计算机辅助设计(CAD)这种极大地影响着电路设计经济效果相同的方式，去优化电子产品制造的成本效率。
在降低制造成本的总体前提下，一些单项工作已经确定下来，每道步骤都潜在着发生成品率损失的可能。因此，要保持电子产品制造设备上的产品质量必须严格控制几百道甚至几千道的工艺变量。
可以利用最新技术IC-CIM系统中一些关键性能的发展来处理高成品率、高质量和高生产周期等相互依赖问题，以致解决一些。最新技术的IC-CIM系统包括：在制品(WIP)监察、设备通信、数据获取与存储、工艺/设备建模以及实时工艺控制。
典型现代IC-CIM系统的方块图如下图所示。该图勾画出有效制造过程所必需的关键特性。两级CIM结构
这个两级结构的下级包括又能提供制造设备实时控制和分析的嵌入式控制器，控制器通常由个人电脑和相关联的控制软件构成，其控制软件专门用于各个单独设备。该IC-CIM结构的第二级由计算机工作站构成分布式局域网和共享分布式数据库相连的文件服务组成。
采用称为类属设备模型(GEM)的电子器件制造标准使得设备与主机之间的通信更容易。GEM标准可用在半导体制造和印刷电路板组装之中，该标准是基于半导体设备通信标准(SECS)协议。这类IC-CIM结构具有很大的灵活性，面对不断变化的要求可以进行扩展增配。
前面纵览了IC制造中的相关问题，这包括对电气测试和基本封装工艺的描述，还有对统计过程控制、统计实验设计和成品率建模的介绍。本章以IC-CIM系统的简要介绍而结束。在IC制造过程中，工艺和设备的可靠性直接影响产量、成品率和最终成本。
在接下来的几年当中，研究未来一代微电子器件、封装和系统的重要目标将是制造过程显著增强所必需的。
自1959年开启了集成电路时代以来：下表列出相关数据。
自1959年开启了集成电路时代以来，最小器件尺寸也称作最小特征长度(feature length)，一直以大约每年13％的速度在缩小。
据半导体国际技术路线图(InternationalTechnology Roadmap for Semiconductor)预测，最小特征长度将由2002年的130 nm缩小至2014年的35 nm。
DRAM的存储单元容量每三年增加四倍，预计在2011年，以50nm的设计标准，可以制作出64G位的DRAM。而且在2014年，晶片尺寸将会增加到450mm。除了尺寸缩小外，来自于器件方面、材料方面与系统方面的挑战都将出现。
20142011200820052002：下表列出相关数据。
2014201120082005200219991997第一批产品出货时间355070100130180250特征尺寸(nm)−64G−8G−1G256MDRAM尺寸(b)450300300300300300200晶片尺寸(mm)−−<1.00.9~1.11.3~1.71.9~2.53~4栅氧化层(nm)−−15~3020~3025~4342~7050~100结深(nm)表10从1997年到2014年技术的发展
工艺整合的挑战右图为CMOS逻辑技术电源供应电压VDD、阈值电压VT、栅极氧化层厚度d对沟道长度的趋势。
从此图中可见栅极氧化层将很快接近2nm的隧穿电流极限，VDD的降低将会变缓，此乃因VT无法缩小(即VT的最小值约0.3V，这是基于亚阈值漏电流与避免电路噪声的考虑)。
超浅结的形成随着沟道长度缩短就发生了所谓的短沟道效应。当器件尺寸按比例缩小到100nm，短沟道效应的问题变得很严重。必须使用大剂量低能(即小于1keV)注入技术才能获得低方块电阻的超浅结。
超薄氧化层当栅的长度缩减到130nm以下，栅介质的氧化层等效厚度必须减小到2nm左右以保持性能。但是，若只是用SiO2(介质常数为3.9)，由于直接隧道击穿通过栅的泄漏电流将会非常大。处于这个原因，要求使用较厚的高k值介质材料，这类材料能够降低泄漏电流。
短沟道器件的备选有：氮化硅(介质常数为7)，Ta2O5(介质常数为25)和TiO2(介质常数为60~100)。
硅化物的形成在减少寄生电阻提高器件和电路性能方面，相关硅化物已成为亚微米器件不可或缺的部分。常规Ti-硅化物工艺已经广泛应用在350nm到250nm技术之中。但是TiSi2线的电阻随着线宽变窄而增大，这样就限制了TiSi2应用在100nm和更小的CMOS之中。
CoSi2或者NiSi工艺将替代TiSi2应用在100nm和更小的CMOS之中。
互连新材料为了实现芯片高速工作，必须减小互连线的RC延迟。当器件尺寸按比例缩小到250nm，这引起总的时延增长。铜因其高导电率(1.7μΩ/cm,而Al为2.7μΩ/cm )和10到100倍以上的抗电迁徙，展示出超级性能。
相比于采用常规Al和氧化物，用Cu和低k值材料时的时延表现出显著下降。所以，与低k值材料联袂的Cu成为未来深亚微米技术中多层互连的关键所在。
功耗极限在IC芯片中仅对电路节点充放电所要求的功率消耗正比于门电路数目和门开关频率(时钟频率)，功耗可表达为其中C是每个器件的电容，V是供给电压，n是每枚芯片上的器件数目，f是时钟频率。
五、功率限制除非使用额外的液态或气体冷却，否则IC封装内因功率消耗产生的温度增加将受限于封装材料的热传导性。而所能承受的最大工作温度则受限于半导体的禁带宽度(1.1eV的硅约为100℃)。对于这样的温度升高，典型的高性能封装的最大功率消耗约为10W。
因此，必须限制最大开关速率或每一芯片上的栅极数目。例如，在一包含100 nm MOS器件的IC，C=5×10-2fF，在20GHz下工作时，若假设10％的工作周期，则可以拥有的最大栅极数目约为107个，这是基本材料参数在设计上所造成的限制。
SOI工艺整合前面曾提及SOI晶片的隔离。最近SOI技术越来越受重视，在最小特征长度接近100nm时，SOI工艺整合的优点将变得更为明显。就工艺观点来看，SOI不需要复杂的阱结构及隔离工艺。此外，浅结可以直接由SOI的厚度控制。
由于在结底部的氧化层隔离，在接触区域没有硅和铝不均匀互扩散(的风险。因此不需要接触势垒层。
从器件观点来看，目前制作于硅衬底上的硅器件需要较高的漏极与衬底掺杂，以消除短沟道效应与穿通。当结反向偏压时，高的掺杂浓度造成高的电容值。另一方面，在SOI中，结和衬底间的最大电容是隔离埋层电容，其介质常数比硅小3倍(即3.9比11.9)。
基于电路振荡器性能，对比类似体器件技术，130nm的SOI CMOS技术能够获得快15%的工作速度或者功耗小于50%。
六、SOI工艺整合以环形震荡器的性能为例，130nm SOI CMOS技术与类似的硅衬底技术相比，速度可快25％，或是只需一半的功率。SRAM、DRAM、CPU及rf CMOS都已成功地利用SOI技术制造出来。
因此，对于未来系统整合芯片(system-on-a-chip)技术而言，SOI是一种主要的候选技术。
一些180nm技术以后所面临的挑战如下图所示，其中最严格的要求有以下几方面。
六、SOI工艺整合对于等效氧化层厚度为1.5nm，当使用高介电常数材料氮化硅(εi/ε0=7)、五氧化二钽(25)或二氧化钛(80)时，其实际厚度为多少？
解：对于氮化硅所以，dnitride=1.5×(7/3.9)=2.69(nm)利用同样的计算，可以得到等效厚度对五氧化二钽和二氧化钛分别为9.62nm和10.77nm
系统芯片元件密度增大和设备技术提高已促进系统芯片(SOC)的实现，所谓SOC即是一枚容纳有复杂电子系统的芯片。下图所示为SOC在PC机主板上的应用。曾经能在主板上觅见的元件变成了右芯片上的虚拟元件。
常规个人计算机主板上的系统芯片
在SOC实现过程中存在两个障碍。第一个难题是设计的高度复杂。由于目前的元件主板由不同公司使用不同工具设计，这就很难做到把板上的元件集成进一枚芯片之中。另一个困难所在是设备。一般来说，DRAM的制备工艺是所有这些逻辑IC芯片中最难的。
逻辑电路中速度是第一位的，而存储器电路中存储电荷的泄漏却是第一位。因此，要想提高逻辑IC工作速度，采用5、6层金属的多层互连线结构非常重要，但DRAM电路2、3层足矣。
另外，要提高速度的话，必须采用硅化物工艺减小串联电阻，需要用超薄栅氧化层提高逻辑电路中的驱动电流，而这一切对于存储器来说并不困难。
为了实现SOC目标，引入嵌入式DRAM技术，使得逻辑电路与DRAM通过兼容工艺相融合在单枚芯片之中。下图所示为嵌入式DRAM的横截面结构，它包括DRAM单元和逻辑CMOS器件。一些工艺步骤作了折中修正。
用槽型电容器替代叠层电容器，这样一来在DRAM单元结构中不会有高度差异。此外，为了配合多电源电压或者使得存储器与逻辑电路工作在同一芯片上抑或两者兼而有之，同一块晶片上存在多重栅氧化层厚度。
包括有DRAM单元和逻辑MOSFET的嵌入式DRAM横截面结构图，出于DRAM单元结构的原因，在沟槽电容器单元中没有高度差异。M1到M5为金属互连层，V1到V4为穿孔
IC技术由于其特征尺寸的快速缩小，随着沟道长度缩减到20nm左右，它不久将到达实际极限。从事研究的科学家所探询的一个关键问题是什么样的IC芯片将超越CMOS。
主要选择方案有基于量子原理效应的新型器件，因为当器件的横向尺寸减小降低到100nm以下，电子结构展现出与材料和运行温度相关的非经典行为。这种器件工作将有赖于单电子传输范围，该方案已通过单电子存储单元进行演示。
实现这类拥有万亿个元件的系统将是超越CMOS的一个主要挑战。
本章习题成品率(%)焙烘时间显影时间曝光：下表列出相关数据。
本章习题成品率(%)焙烘时间显影时间曝光剂量操作60———177——+259—+—368—++457+——583+—+645++—785+++822.讨论5种不同制造工艺(从A到E分别标注在下表中)的产率(即每小时处理的晶片)，对每种工艺，数据采集于不同时间。
完成方差分析已确定工艺和处理数据是否有明显差别。EDCBA日期509506532512509151952054250750524754834984724653
下载地址：{{downurl}}
{{{a}}}
{{#b}}{{{b}}}
{{/b}} {{/title}} {{#nolog}}登陆注册
{{/nolog}} {{#djsx}}点我刷新
{{/djsx}} {{#gocz}} {{/gocz}} {{#ffqr}} {{/ffqr}}