04 第二章 Logic Gates Circuits.pptx

第1页：数字电子技术基础 2-1 封面

本页为《数字电子技术基础》课件 2-1 分册封面，标示英文课程名称 Fundamentals of Digital Electronic Techniques、分册编号 2-1 以及授课对象 For Oceanography Dept.（海洋学系）。

第2页：第二章 门电路

第二章 逻辑门电路 Logic Gates Circuits 的小节安排：

• 2.1 基本工作特性与参数
• 2.2 二极管电路
• 2.3 TTL 电路
• 2.4 其他双极型电路：ECL 与 I2L
• 2.5 CMOS 电路
• 2.6 其他 MOS 电路：PMOS、NMOS 与 E2CMOS

第3页：2.1 节内容概览

2.1 基本工作特性与参数概览：

• 集成电路 Integrated Circuits
• 集成度等级 Integration Levels
• 数字逻辑系列 Digital Logic Families
• 正逻辑与负逻辑 Positive / Negative Logic
• 传输门 Transmission Gates

第4页：正逻辑与负逻辑

信号电平到逻辑值的两种不同赋值方式：

• 正逻辑：高电平对应 1，低电平对应 0
• 负逻辑：高电平对应 0，低电平对应 1

本课程采用正逻辑。集成电路数据手册按信号值定义数字门，采用正逻辑还是负逻辑由使用者决定。

第5页：正负逻辑的转换

正逻辑与负逻辑之间的转换方法：把门电路输入与输出端的与和或、0 和 1 互换，这等同于求对偶，同时记得加上或去掉极性指示符。

第6页：集成电路的结构

• 集成电路是一块硅半导体晶体（芯片），其中包含数字门电路所需的电子元件（电阻、二极管与晶体管的集合）
• 芯片封装在陶瓷或塑料外壳内
• 由芯片焊接引线连到外部引脚，引脚数目随芯片功能而异
• 双列直插封装 DIP 是最常见的封装形式之一

第7页：集成度等级

按基片上集成的门电路数目划分等级：

第8页：工艺技术的影响

开关与门电路的三项特性：尺寸、开关与传播延迟、功耗。

• 尺寸越小，传播延迟通常越小
• 尺寸越小，功耗越低，处理器也越便宜，同时单芯片可集成更多逻辑

这一良性正反馈循环在过去三十多年里使处理器越来越快、越来越便宜（自 1972 年 Intel 4004 起）。在此之前，一个处理器需要用许多芯片才能构成。

第9页：晶体管缩放的收益

处理器工艺世代从 Intel 386 DX、486 DX、Pentium 到 Pentium II，特征尺寸依次为 1.5µ、1.0µ、0.8µ、0.6µ、0.35µ、0.25µ 逐级缩小，带来两项收益：芯片面积更小使成本更低，单芯片集成功能更多使系统性能更好。

第10页：数字逻辑系列的特性参数

扇入 Fan-in

门的输入端数目。

扇出 Fan-out

一个门的输出能够驱动的标准负载数目。

噪声容限 Noise margin

所能容许的最大外部噪声电压。

功耗 Power dissipation

门电路消耗的功率（以发热形式耗散）。

传播延迟 Propagation delay

输入信号变化到在输出线上被观察到所需的时间。

转换时间 Transition time

波形上两个参考点之间的时间间隔，参考点通常取电压变化的 10% 与 90%。

第11页：扇出

扇出指单个输出端在不超过最坏情况负载指标的前提下能够驱动或工作的门输入端数目，相关电流参数包括：

• I_ILmax：输入端施加低电平时该输入所提供的最大电流
• I_IHmax：输入端施加高电平时该输入所需的最大电流
• I_OLmax：输出处于低电平时流入该输出的最大电流
• I_OHmax：输出处于高电平时该输出可提供的最大电流

第12页：直流噪声容限

直流噪声容限指相对低电平或高电平所容许的最大电压变化（噪声）量：

• V_OHmin：高电平状态下的最小输出电压
• V_IHmin：保证被识别为高电平的最小输入电压
• V_ILmax：保证被识别为低电平的最大输入电压
• V_OLmax：低电平状态下的最大输出电压
• V_TH：阈值电压，即高、低电平之间不确定区的中点

低电平噪声容限 = V_ILmax − V_OLmax；高电平噪声容限 = V_OHmin − V_IHmin。

第13页：TTL 电平范围

本页给出 7400 ALS TTL 逻辑系列在 +5 V 单电源供电下的输入与输出电压范围，用于说明各电平参数在电压轴上的相对位置。

第14页：功耗

功耗指门电路必须由电源提供的功率，不包括由另一个门提供的功率。相关记号：

• V_CC：电源电压
• I_CCH：输出为高电平时电路吸取的电流
• I_CCL：输出为低电平时电路吸取的电流
• I_CC：电路吸取的平均电流
• P_D：平均功耗

第15页：转换时间

转换时间是波形上两个参考点之间的时间间隔，参考点通常取电压变化的 10% 与 90%。

• 上升时间 t_r：波形由低电平变为高电平所需的时间间隔
• 下降时间 t_f：波形由高电平变为低电平所需的时间间隔

第16页：传播延迟

传播延迟指输入变化到同一器件输出产生变化所需的时间，是最重要的设计参数之一。最大传播延迟 t_pd 决定电路的速度。

• t_PHL：由高到低的传输时间
• t_PLH：由低到高的传输时间
• t_pd = max(t_PHL, t_PLH)，两者不一定相等，其数值取决于逻辑系列

第17页：传播延迟波形

本页以波形图展示传播延迟：输入信号跳变后，输出信号经过一段延迟才发生相应跳变，图中标出 t_PHL 与 t_PLH 的读取位置。

第18页：传播延迟与转换时间

本页在同一张波形图上标出传播延迟与转换时间：传播延迟取输入与输出波形参考点之间的间隔，转换时间取输出波形自身 10% 与 90% 两点之间的间隔。

第19页：反相器的延迟与转换时间

本页给出反相器的传播延迟与转换时间波形图，标出输入跳变到输出跳变之间的延迟以及输出波形的上升、下降时间。

第20页：传输延迟与惯性延迟

门电路仿真使用两种不同的延迟模型：

• 传输延迟 transport delay：输出变化在传播延迟之后发生
• 惯性延迟 inertial delay：输出变化同样在传播延迟之后发生；此外若在小于预定拒绝时间的间隔内输出发生两次变化，则第一次变化不会发生，从而滤除尖峰脉冲（门输出只对持续时间不小于拒绝时间的变化敏感）

第21页：两种延迟模型的对比

本页以波形图对比传输延迟与惯性延迟：对同一输入波形，传输延迟模型保留所有输出变化，而惯性延迟模型会滤掉过窄的尖峰脉冲。

第22页：数字逻辑系列的分类

• 按所用电子元件分为双极型集成电路（如 TTL 系列）与单极型集成电路（如 CMOS 系列）
• 集成电路也按其具体电路工艺分类，称为数字逻辑系列
• 每个系列都有自己的基本电子单元（与非、或非、非门），用以构建复杂数字电路
• 多年来出现过并被使用过的数字逻辑系列有很多种

第23页：两种主流集成电路工艺

第24页：数字逻辑系列的发展

按时间先后出现的主要数字逻辑系列：

• RTL 电阻—晶体管逻辑（最早，现已淘汰）
• DTL 二极管—晶体管逻辑
• TTL 晶体管—晶体管逻辑（应用广泛）
• ECL 发射极耦合逻辑（高速）
• MOS 金属—氧化物半导体场效应管（结构紧凑）
• CMOS 互补 MOS：功耗低，目前占主导地位
• BiCMOS 双极—CMOS：兼顾驱动电流与速度
• GaAs 砷化镓：速度极高

第25页：TTL 与 CMOS 反相器电路

本页并列给出两种工艺的反相器电路：(a) TTL 反相器电路与 (b) CMOS 反相器电路，用于对比两者在器件构成上的差异。

第26页：逻辑电平与系列特点

最常见的两类逻辑系列：

• TTL：经典标称逻辑电平为 0 V 与 5 V，正向低电压演进；功耗高、结构简单、成本低
• CMOS：功耗低（电流主要在跳变期间流动，稳定状态下很小）；对静电敏感；比 TTL 复杂；可在更宽的电压范围内制造（如 4000 系列）

第27页：TTL 子系列

第28页：TTL 子系列的说明

• 各 TTL 子系列的 V_OHmin、V_IHmin、V_ILmax、V_OLmax 等电压参数都相同，但 I_ILmax、I_IHmax、I_OLmax、I_OHmax 等电流参数可能不同
• 多数 TTL 子系列都有对应的 54 军品系列，可在更宽的温度与电压范围内工作

第29页：CMOS 系列的优缺点

由于 20 世纪 80 年代中期 MOS 电路设计的进步，CMOS 在 90 年代取代了 TTL 器件。

• 优点：工作电压范围比任何其他逻辑系列都宽；抗噪声能力强；低频下功耗极低；所需驱动电流极小；扇出大
• 缺点：功耗随频率升高而增大；易受静电放电 ESD 损伤

第30页：CMOS 子系列

第31页：逻辑系列规格参数

本页集中列出各逻辑系列的规格参数 Family Specifications，便于横向比较不同系列在电平、电流、延迟与功耗方面的指标。

第32页：器件型号的前缀与后缀

第33页：数字系统的设计层次

数字系统的构建层次：半导体材料构成晶体管，晶体管构成逻辑门，门电路实现各种开关功能——包括算术类的加法器、乘法器、除法器，逻辑类的运算单元 ALU，存储类的寄存器与存储器，以及控制类器件。开关功能进一步构成各种系统，如微处理器。

第34页：设计层次的划分

• 晶体管级：晶体管、二极管、电阻、电容等元件
• 门级：与、或、非、异或门以及计数器、数据选择器、译码器、锁存器等
• 寄存器级：寄存器、加法器、乘法器、控制单元等
• 系统级：微处理器、存储单元、总线等

本课程讨论的是逻辑设计，而非系统设计（处理器体系结构），也不是电路设计（晶体管级）。

第35页：逻辑反相器的简化电路

本页给出逻辑反相器的简化电路：用一个受控开关与集电极电阻构成，开关断开时输出为高、闭合时输出为低。该开关可以用二极管、TTL 或 CMOS 等不同器件实现。

第36页：正逻辑下的 TTL 电平

本页给出 7400 ALS TTL 逻辑系列在正逻辑下的输入与输出电压范围，标出高电平与低电平各自的允许区间及不确定区。

第37页：电阻的伏安特性

电阻服从欧姆定律 V = IR，电压与电流成正比，因此电阻的电压—电流特性是一条直线。

第38页：二极管的特性

• 正向偏置（导通）：电流流过，需要约 0.7 V 才开始导通（V_d）
• 反向偏置（截止）：二极管阻断电流，理想情况下电流为 0，实际存在约 10⁻⁶ A 的反向饱和电流

第39页：二极管的伏安特性

理想二极管只允许电流单向流动，实际二极管的特性与理想模型接近。本页给出理想模型、较理想模型与最接近实际模型三种伏安特性曲线的对比。

第40页：晶体管的发展史

• 1947 年发明于贝尔实验室
• John Bardeen、Walter Brattain 与 William Shockley 研制出第一个晶体管模型（锗材料三极管），并因半导体研究与晶体管效应的发现获 1956 年诺贝尔物理学奖
• 最初的应用是取代体积大、效率低的真空管
• 如今在大多数常见电子设备中，单个硅晶片上就可制造数以百万计的晶体管

第41页：晶体管与二极管的关系

前面已经说明二极管的作用类似一个挡板阀，而晶体管可以看作由两个二极管组合而成。

第42页：晶体管的两个 PN 结

晶体管是一个具有两个 PN 结的三端半导体器件。本页给出其结构示意与三个电极的位置。

第43页：双极结型晶体管

• 晶体管是三端半导体器件，由三个相邻的掺杂硅区构成，各接一根引线：基区 Base（薄层、轻掺杂）、集电区 Collector、发射区 Emitter（重掺杂）
• 双极结型晶体管 BJT 有 npn 与 pnp 两种类型
• 最常见的是 npn 型，课程以其为重点

第44页：npn 共射电路

• 发射极接地
• 发射结在 V_BE = 0.6 V 时开始导通，集电极电流 I_C 出现且 I_C = β·I_B
• 增大 I_B 时 V_BE 缓慢升至 0.7 V，而 I_C 呈指数上升
• 随着 I_C 增大，R_C 上压降增大，V_CE 向地电平下降（晶体管进入饱和，I_C 与 I_B 不再成线性关系）

第45页：共射输出特性

共射输出特性曲线分为几个区域：无电流通过的截止区；集电极电流由集电极电路控制的开关工作区；集电极电流与基极电流成正比的放大区；深度饱和时 V_CE = 0.2 V 的饱和区；以及应当避免的集电结雪崩倍增区。

第46页：双极型管开关反相器

• 输入为低电平（小于 0.7 V）时：发射结未正偏，处于截止区，无电流通过，输出 V_out = V_CE = V_CC 为高电平
• 输入为高电平时：发射结正偏（V_BE = 0.7 V），处于饱和区，V_CE 很小（饱和双极型管约 0.2 V），输出为低电平，此时 I_B = (V_in − V_B) / R_B

第47页：MOSFET 的工作原理

施加超过阈值电压的栅极电压，即可在源极与漏极之间打开导电沟道，使 MOS 场效应管导通。

第48页：场效应管概述

场效应管与双极型管类似，都是三端器件并用于控制输出电流。1955 年第一只场效应管研制成功，在机电一体化领域日益重要。

第49页：场效应管的类型

场效应管分为三类：

• MOSFET 金属—氧化物—半导体场效应管：分增强型与耗尽型
• JFET 结型场效应管
• 每种又分 P 沟道与 N 沟道

使用最多的是 N 沟道增强型 MOSFET，也称 NMOS。

第50页：增强型 NMOS 管

• N 沟道：源区与漏区均为 N 型
• 增强型：提高 V_GS 可使电子更易由漏极 D 到达源极 S

本页给出增强型与耗尽型两种模式的符号，箭头指示衬底—沟道 PN 结的方向（含基极与源极相连与否两种画法）。

第51页：NMOS 的工作区

第52页：NMOS 特性曲线

NMOS 输出特性曲线中，当 V_DS 大于夹断电压 V_Pinchoff 时，电流由 V_GS 决定。图中标出有源区 active region、饱和区 saturation region 以及夹断点 Pinchoff Point 的位置。

第53页：

第54页：PMOS 管特性

本页同时给出 PMOS 的电路符号，其特性与 pnp 双极型管相类比。

第55页：PMOS 的跨导与沟道电阻

k_p = (μ_pε_ox) / t_ox，其中 k_p 为 PMOS 的跨导参数，μ_p 为空穴迁移率。在 v_DSp = 0 时的沟道电阻 r_DSp 表达式对 PMOS 与 NMOS 通用（把 n 换成 p 即可）。

典型情况下 μ_p = 0.4 μ_n，因此 PMOS 的沟道电阻至少是 NMOS 的 2.5 倍。

第56页：晶体管开关电路的实现

本页给出由 V_CC、集电极电阻 R_C 构成的三极管开关电路（称为 RTL）：输入 V_in 控制三极管在饱和与截止两种状态之间切换，从而输出 V_out 得到高、低电平。

第57页：CMOS 反相器电压传输特性

本页给出 CMOS 反相器的电压传输特性曲线 VTC，展示输出电压随输入电压由高到低翻转的过程以及转折区的位置。

第58页：CMOS 反相器的瞬态响应

CMOS 反相器的基本瞬态响应：输出由高到低的传输延迟 t_pHL = f(R_on·C_L) = 0.69 R_onC_L。

图中分别给出 (a) 由低到高与 (b) 由高到低两种转换情形：前者通过 PMOS 管 R_p 对负载电容 C_L 充电，后者通过 NMOS 管 R_n 放电。

第59页：集电极开路器件

• 输出电路的上半部分被整体省去
• 需要外接上拉电阻
• 当任一输入为低电平时，Q2 与 Q3 均截止，输出 Z 为高电平

第60页：集电极开路驱动负载

集电极开路输出可用来驱动发光二极管、继电器等负载。重要的是要计算出合适的电阻 R，使流过负载的电流不超过 I_OLmax。

第61页：线与逻辑

线与逻辑 Wired AND Logic：当两个或两个以上的集电极开路输出通过外接上拉电阻连接在一起时，电路的表现如同把这些门接到一个与门上。

第62页：集电极开路构成公共总线

若干集电极开路输出可以连接在一起构成一条公共总线。图示电路中，译码器通过向所选器件对应的集电极开路与非门发送高电平，来决定由哪一个器件向公共总线输出数据。

第63页：上拉电阻的计算思路

计算上拉电阻时必须考虑两种情况：

• 只有一个门导通并把总线电压拉为低电平 V_OLtyp
• 所有门均被禁止，把总线电压置为高电平 V_OHmin

第64页：上拉电阻的最小值

输出电压为 V_OLtyp 的情形：I_R = I_OLmax − 3 I_ILmax，于是 R_Min = V_CC / I_R。

第65页：上拉电阻的最大值

输出电压为 V_OHmin 的情形：I_R = 4 I_OHmax + 3 I_IHmax，于是 R_Max = (V_CC − V_OHmin) / I_R。

上拉电阻应按 R_Min ≤ R ≤ R_Max 选取。

第66页：三态器件

这类器件包含称为高阻态 Hi-Z 的第三种电气状态。该状态由一根称为输出使能的输入控制线控制：该输入有效时器件表现如同普通门电路，否则输出端表现如同开路。

第67页：三态器件的符号与功能

本页给出三态器件的逻辑符号与功能表，说明输出使能有效时器件正常输出 0 或 1，无效时输出呈高阻态。

第68页：三态器件与总线连接

三态器件的一项应用是把多个器件连接到同一条总线上。在切换由哪一个输出占用总线时，必须保证所有输出先都进入高阻态，以避免出现两个输出同时接到总线上的情况。

第69页：多余输入端的处理

多余输入端可按以下方式处理：

• 对于或门与或非门，通过下拉电阻接到逻辑 0
• 对于与门与与非门，通过上拉电阻接到逻辑 1
• 也可以把多余输入端与同一门上已使用的输入端并接