06 第三章 组合逻辑电路.pptx

第1页：组合逻辑电路概述

第三章 组合逻辑电路 3.1 概述。一、组合逻辑电路：数字电路按逻辑功能可分为组合逻辑电路与时序逻辑电路两大类。

在组合逻辑电路中，任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。本页以一位全加器为例给出 S = A ⊕ B ⊕ CI、CO = (A ⊕ B)CI + AB 的函数关系。

第2页：逻辑功能的描述

二、逻辑功能的描述：y₁ = f₁(a₁,a₂,…a_n)，y₂ = f₂(a₁,a₂,…a_n)，…，y_m = f_m(a₁,a₂,…a_n)，即 Y = F(A)。

逻辑图、函数式或真值表均能描述组合逻辑电路，这里用函数式加以说明。

第3页：本章重点

三、本章重点：

• 组合逻辑电路的分析
• 组合逻辑电路的设计
• 常用电路

常用电路包括：编码器、译码器、数据选择器、加法器、数值比较器。组合电路中的竞争—冒险现象不作为重点。

第4页：组合电路的分析方法

3.2 组合电路的分析方法和设计方法。一、分析方法：由逻辑图得到函数式或真值表，方法是逐级写出逻辑函数式。

右图电路中 Z1 = AB，Z2 = A·Z1，Z3 = B·Z1，S = Z2 与 Z3 的组合，由此得到 S 与 C 的逻辑表达式。

第5页：组合电路的设计方法

二、设计方法：由逻辑功能得到逻辑图，步骤为真值表 → 函数式 → 逻辑图。

例：交通信号灯故障检测电路，要求在不是只有一只灯亮时给出出错信号。为求真值表首先进行逻辑抽象：用 R 代表红、A 代表黄、G 代表绿，1 表示灯亮、0 表示灯灭，用 Z 表示输出且 1 表示有故障。

第6页：交通灯故障检测真值表

注意：在用门电路（即 SSI）实现时要注意两点，一是要把函数式化成所用门要求的形式，二是要把函数式化成最简。为此要尽量使用卡诺图。若用与非门实现，还需对函数式作相应变换。

第7页：故障检测电路的逻辑图

3. 逻辑图：本页分别给出用与门或门实现与用与或非门实现的逻辑图，后者可通过求反函数的方法得到。

第8页：编码器

3.3 若干常用的组合逻辑电路。一、编码器 Encoder：用二值代码表示具体事物，例如用 0101 表示十进制数 5。编码器分为普通编码器和优先编码器。

（一）普通编码器：任何时刻只允许一个输入有效。本页以 3 位二进制编码器的设计为例加以说明。

第9页：三位二进制编码器

3 位二进制编码器的设计：

• 1. 真值表：列出八个输入与三位输出码的对应关系
• 2. 函数式：由真值表写出各输出位的逻辑表达式

第10页：优先编码器

• 3. 逻辑图：普通编码器为或逻辑关系

（二）优先编码器：允许多个输入信号同时有效，设计时所有输入信号已按优先顺序排队。例如 74LS148 是 8—3 线优先编码器，下面对其进行分析。

第11页：74LS148 的使能信号

• S′ = 0 且各 I_i′ = 1 时输出全为低，代表无输入信号
• S′ = 0 且有某个 I_i′ = 0 时输出为低，代表有输入信号
• S′ 是使能信号，低电平有效，正常编码
• G1 门是负逻辑非门

第12页：74LS148 逻辑图

本页给出 74LS148 八—三线优先编码器的完整逻辑图，包含输入缓冲、优先排队逻辑与使能、扩展输出等部分。

第13页：编码器的功能扩展

例：用两片 74LS148 接成 16—4 线优先编码器。

• 这样连接可保证第 (1) 片的输入信号优先于第 (2) 片
• 由于 74LS148 的输出无效时（S = 1 或无输入）其三个输出均为 1，故可用与非门将两片的相同输出端组合
• 由于使用与非门，输出变为原码，最高位由 Y_EX 给出

第14页：译码器

二、译码器。（一）二进制译码器：译码是将输入的二值代码转换成对应的高、低电平信号，因此它是编码的反操作。分类包括二进制译码器、二—十进制译码器与显示译码器。

特点是输入为一组二进制代码。例如设计三位二进制译码器：第一步写真值表，共三个输入、八个输出。

第15页：三位二进制译码器

• 第二步 函数式：每一个输出对应一个最小项，故有 Y_i = m_i（i = 0 … 7）；若低电平有效，可表示为 Y_i′ = m_i′，即把输出部分的 0 与 1 交换
• 第三步 逻辑图

第16页：74LS138 译码器

74LS138 简介：其输出 Y_i′ = m_i′，例如 Y₇′ = (A₂A₁A₀)′。本页给出其逻辑符号与使能端配置。

第17页：译码器的功能扩展

例如用 74LS138 实现 4—16 线译码器：很明显要用 2 片 74LS138。如果 74LS138 只有一个使能端 S，则需要接入一个 1—2 线译码器，用最高位 D3 产生两片的片选信号。

第18页：二—十进制译码器

（二）二—十进制译码器：功能是将输入的二—十进制码（BCD 码）转换为代表 0—9 这十个数的电平信号。二—十进制码多为四位码，常用代码见下表，其中 8421 码是用得最多的 BCD 码，此外还有偏权码与无权码。

第19页：74LS42 译码器

二—十进制译码器 74LS42 的逻辑图如下（8421 码），并给出输入 A3A2A1A0 与各输出 Y0—Y9 的真值表，输入为伪码时对应输出无效。

第20页：伪码与约束项

输入伪码时无显示。若把伪码改为约束项，则可以进一步化简，例如 Y9 可化简为 Y9 = A3A0。

第21页：译码器作多路分配器

（三）译码器的应用。1. 多路分配器：功能是将一路输入信号按要求送到多个输出端中的一个，位置由控制信号决定。

以 74LS138 为例，它可作为 1—8 线分配器：当 S1 = 1、S2′ = 0 时，令 S3 = I，A2A1A0 = 000，则 Y0′ = I′。

第22页：用译码器实现逻辑函数

2. 实现组合逻辑电路。原理：译码器可提供输入变量的全部最小项，因此可以用它实现任何逻辑函数（需加必要的门电路）。

• 把逻辑函数化成最小项之和
• 当译码器输出低电平有效时选用与非门
• 当译码器输出高电平有效时选用或门

第23页：译码器实现函数例题

例：用译码器实现下述逻辑函数式描述的组合逻辑电路（允许使用必要的门电路）。由于译码器输出低电平有效，故选用与非门；由于是三变量逻辑函数，故选用 3—8 线译码器。

第24页：七段字符显示器

（四）显示译码器。1. 七段字符显示器：这种显示器可用多种发光器件构成，例如半导体发光二极管、液晶等，这里以发光二极管为例说明。

本页给出半导体数码管 BS201AD 的外形图与等效电路，并说明驱动电路有共阳极接法与共阴极接法两种，驱动信号可由门电路提供。

第25页：液晶显示器结构

本页给出液晶显示器的结构及符号：(a) 未加电场时液晶分子排列不改变光的偏振方向，(b) 加电场以后分子排列改变从而改变透光性，(c) 为其图形符号。

第26页：用异或门驱动液晶

本页给出用异或门驱动液晶显示器的电路与电压波形：v_I 为几十至几百 Hz 的外加交变电压使 LCD 工作。A = 0 时 v_I = v_S，LCD 两端电压为 0 不工作；A = 1 时 v_I = −v_S，LCD 两端电压为 v_I 的两倍而工作。

• 优点：功耗极小（≤1 µW/cm²），工作电压低（可小于 1 V）
• 缺点：亮度低，响应速度慢

第27页：BCD—七段显示译码器

2. BCD—七段显示译码器：这里把它作为组合电路介绍其设计方法。首先以 a 段为例，由显示字形与输入代码的对应关系列出真值表。

第28页：七段译码器卡诺图

本页给出 BCD—七段显示译码器各段的卡诺图及由卡诺图得到的化简结果，该译码器因此称为四—七线译码器，并给出相应的函数式。

第29页：7448 的试灯与灭零输入

集成 4—7 线译码器 7448 简介，它比基本的四—七线译码器多了三个控制端。

• 试灯输入 LT′：与 A0—A2 = 0 的情形相同，由真值表可知 Ya—Yf = 1，G19 的两组与门输入中都有低电平故 Yg = 1，可驱动所有段发光
• 灭零输入 RBI′：有的 0 不希望被显示（如 08.50 中的 0），此时输入 A0—A3 = 0，G13—G19 每个或门输入都有一组为高，故 Ya—Yg = 0，不驱动所有段

第30页：7448 的熄灭与灭零输出

熄灭输入／灭零输出 BI′/RBO′：

• (1) 熄灭输入 BI′：与上述同理，输入有效时不驱动所有段发光
• (2) 灭零输出 RBO′：在本位被灭零时输出有效，用于多位数码管的级联灭零控制

第31页：7448 的输入输出电路

本页给出 7448 的输入、输出电路：(a) BI′/RBO′ 端，(b) 输入端，(c) 输出端。7448 可直接驱动共阴极数码管，发光二极管的电流由 2 kΩ 电阻提供，若不足以驱动则可再并联适当电阻。

第32页：多位数码管的灭零控制

多位数码管显示系统的灭零控制方法：

• 整数部分：高位的 RBO′ 与低位的 RBI′ 相连，只有在高位为 0 且有熄灭（即高位的 RBI′ 为 0）时，高位的 RBO′ 才为 0
• 小数部分：低位的 RBO′ 与高位的 RBI′ 相连

第33页：数据选择器

三、数据选择器。（一）工作原理：从一组输入数据中选出某一个输出，也称为多路选择器、多路开关。输入与输出位置由控制信号决定，本页以 4 选 1 数据选择器为例。

第34页：4 选 1 数据选择器分析

以 4 选 1 数据选择器为例进行分析，其上半部分的输出为：

Y1 = [D10(A1′A0′) + D11(A1′A0) + D12(A1A0′) + D13(A1A0)] S1

功能表给出 A1A0 为 00、01、10、11 时分别选中 D10—D13，S1 为使能端。

第35页：数据选择器的功能扩展

（二）功能扩展——例如用双 4 选 1 数据选择器构成 8 选 1 数据选择器：

• 1. 根据输入端个数决定使用 4 选 1 数据选择器的个数 M
• 2. 再根据 M 值决定需用的译码器种类——X—M 线译码器（M = 2^X）
• 3. 决定输出端使用哪种门：使能端无效时输出全为低则选用或门，输出全为高则选用与门

本例 M = 2、X = 1，输出选或门。

第36页：数据选择器实现异或逻辑

（三）应用——可用来设计组合逻辑电路。例如用四选一数据选择器实现异或逻辑 Z = A′B + AB′：令 A 接 A1、B 接 A0、Z 接 Y，对比两式得 D0 = D3 = 0、D1 = D2 = 1。

也可用真值表求解。可见数据选择器地址端的个数等于所能实现的逻辑函数包含变量的个数。

第37页：实现变量数多一的函数

还可以实现变量数比地址端数大 1 的逻辑函数。例如用 4 选 1 数据选择器实现交通灯判别电路：令 R 接 A1、A 接 A0、Z 接 Y。

由真值表可求出：D0 = G，D1 = D2 = G′，D3 = 1。

第38页：公式法确定数据端

若用公式法，要把 Z 写成包含变量 R、A 最小项的与—或式，并与数据选择器输出式 Y = A1′A0′D0 + A1′A0D1 + A1A0′D2 + A1A0D3 对比，从而确定各数据端的取值。

第39页：一位加法器

四、加法器，用于实现二进制数的加法运算。（一）一位加法器：

• 1. 半加器：将两个一位二进制数相加，给出和数与进位
• 2. 全加器：将三个一位二进制数（含低位进位 CI）相加，给出和数与进位

第40页：全加器的输出函数

全加器的输出函数有多种形式，例如在卡诺图中圈 1 可得：

• S = A ⊕ B ⊕ CI
• CO = AB + A·CI + B·CI

第41页：多位加法器

（二）多位加法器：

• 1. 串行进位加法器：电路简单但速度慢
• 2. 超前进位加法器：思路是把各位的 CO 都用输入的 A_iB_i 表示。由 S = A ⊕ B ⊕ CI、CO = A·B + A·CI + B·CI，且 CO_i = A_iB_i + (A_i + B_i)CI_i、CI_i = CO_i−1，递推下去就可将所有的 CO_i 和 S_i 都表示成 A_i 和 B_i 的函数

第42页：超前进位加法器的特点

超前进位加法器的特点：电路复杂，但速度快（各位的进位信号同时产生，不必逐级等待）。

第43页：加法器的应用

（三）应用——设计组合电路，用在加（减）某一常数的场合。例如将 8421-BCD 码转换为余 3 码：分析可知只要在 8421 码上加常数 3（0011）即可，输入为 8421 码、输出为余 3 码。

第44页：数值比较器

五、数值比较器。（一）一位数值比较器，功能是比较两个二进制数的大小：

• Y(A < B) = A′B
• Y(A > B) = AB′
• Y(A = B) = A′B′ + AB

（二）多位数值比较器——4 位：输入 A3A2A1A0 与 B3B2B1B0，比较时从高位比起，输出 Y(A>B)、Y(A=B)、Y(A<B)。

第45页：74LS85 数值比较器

课本中的 4 位数值比较器（图 4.3.32）即为 74LS85，本页给出其逻辑符号与引脚功能。

第46页：CC14585 与扩展输入端

4 位数值比较器 CC14585 的逻辑图。若只比较四位，可使 I(A<B) = 0、I(A=B) = 1、I(A>B) = 1。若增加附加输入端 I(A<B)、I(A=B)、I(A>B)，则函数式将相应增加各项。

第47页：数值比较器的扩展

（三）逻辑功能的扩展。例如用 CC14585 构成 8 位数值比较器：显然需要 2 片 CC14585，用片（1）比较低 4 位、片（2）比较高 4 位，比较结果由片（2）输出，高位比较器的扩展输入端只要与低位的相应输出端相连即可，当然也可令 I(A>B) = 1。

对于片（1），由前面 CC14585 函数式的分析已得出，只比较四位时应使 I(A<B) = 0、I(A=B) = I(A>B) = 1。

第48页：竞争—冒险现象

3.4 组合逻辑电路中的竞争—冒险现象。一、竞争—冒险现象及其成因：本节研究的是当输入信号发生变化而输出信号还没完全稳定下来这段时间里电路的行为。

竞争

门电路的两个输入信号同时向相反的逻辑电平跳变（一个由 1 变为 0，另一个由 0 变为 1）的现象。

竞争—冒险

由于竞争而在电路输出端可能产生尖峰脉冲的现象。

本页以与门和或门为例加以说明。

第49页：尖峰脉冲波形

波形图说明：当门电路的两个输入信号同时向相反的逻辑电平跳变（一个由 1 变为 0，另一个由 0 变为 1）时，输出端有可能出现尖峰脉冲，当然也可能不出现。尖峰脉冲又称毛刺，本页波形在考虑延迟时间后给出。

第50页：检查竞争—冒险的方法

二、检查竞争—冒险现象的方法。原则：检查是否存在这样的输出门，当电路的输入信号变化时，它的两个输入信号同时向相反的逻辑电平跳变。

以 2—4 线译码器为例，它的四个输出门都是 2 输入的，在右面波形图给出的情况下 Y0 和 Y3 端有尖峰脉冲出现。多数情况要借助计算机辅助分析。

第51页：用函数式判别竞争—冒险

在每次只有一个输入变量改变状态的情况下可通过逻辑函数式判别：

• Y = AB + A′C，当 B = C = 1 时 Y = A + A′，G4 门符合判断条件，当 A 由 1 变 0 时有尖峰脉冲出现
• Y = (A + B)(B′ + C)，当 A = C = 0 时 Y = B·B′，G4 门符合判断条件，当 B 由 0 变 1 时有尖峰脉冲出现

上述两式可作为判别式使用。

第52页：用卡诺图判断竞争—冒险

与—或式情况用卡诺图判断更方便。原则：与项 AB 和 A′C 在卡诺图上有公共边，一定可化成 Y = A + A′ 的形式（当 B = C = 1 时）。

以 Y = A′B′ + A′C + BCD + AB 为例，图中说明有三种情况会产生竞争—冒险，分别可化成 A + A′、C + C′、B + B′ 的形式。

第53页：接入滤波电容消除冒险

尖峰脉冲有时会造成电路的逻辑错误，这时必须设法消除。三、消除竞争—冒险的方法有三种：接入滤波电容、引入选通脉冲、修改逻辑设计。

1. 接入滤波电容：在输出端与地之间接入电容（一般在几十至几百皮法），使尖峰脉冲的幅度被削弱至门电路的阈值电压以下。缺点是有用信号的边沿也变坏。

第54页：选通脉冲与修改逻辑设计

• 2. 引入选通脉冲：在输出稳定后才加入选通脉冲，缺点是有用信号将变成脉冲信号
• 3. 修改逻辑设计：要点是增加冗余项，例如 Y = AB + A′C + BC，缺点是适用范围有限

第55页：二进制码转循环码例题

题 4.7／3.5：设计一个代码转换电路，输入是 4 位二进制代码，输出为 4 位循环码（格雷码）。

• 第 1 步 真值表：列出 B3B2B1B0 与 G3G2G1G0 的对应关系
• 第 2 步 函数式：G3 = B3，G2 = B3 ⊕ B2，G1 = B2 ⊕ B1，G0 = B1 ⊕ B0
• 第 3 步 逻辑图：由四个异或门即可实现

第56页：数据选择器分析例题

题 4.16／3.14：分析图示电路，写出输出 Z 的逻辑函数式。74HC151／CC4512 为 8 选 1 数据选择器。

解：1. 公式法，Z = C′B′AD + C′BAD′ + C′B′A + CB′AD′ + CBAD + CB′A′D，化简得 Z = C′BD + C′BA + CBD + CB′A′D，可进一步化为 Z = BD + C′BA + BA′D（其中某一项可用 CA′D 代替）；2. 卡诺图法同样得到上述结果。