08 第五章 时序逻辑电路.pptx

第1页：时序逻辑电路概述

第五章 时序逻辑电路 第一节 概述。一、定义：任一时刻电路的稳定输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说还与以前的输入有关。

结构上的特点：

• 必须包含存储器，通常还包含组合电路
• 存储器的输出状态必须反馈到组合电路的输入端

本页以串行加法器为例说明：第 i 位的相加结果 s_i 由 a_i、b_i 与来自低位的进位 c_i−1（即触发器状态 Q）决定，由此可归纳出时序电路的框图。

第2页：时序电路的框图与方程组

二、时序电路的框图：包含外部输入、外部输出、原状态与新状态。

三、描述其逻辑功能的方程组：

• 驱动（激励）方程
• 输出方程
• 状态方程

状态用 q 表示。

第3页：时序电路的分类

四、时序电路的分类：

• 同步时序逻辑电路：电路中所有触发器状态的变化都在同一时钟信号的同一边沿发生
• 异步时序逻辑电路：不满足同步时序逻辑电路的条件，即不在同一时钟边沿翻转或没有时钟信号

按输出信号的特点可分为米利型（Mealy）和穆尔型（Moore）两种：米利型输出信号与电路的状态和输入变量都有关，穆尔型输出信号只取决于电路的状态（电路可能没有输入信号）。

第4页：本章重点

五、本章重点：

• 时序电路的分析
• 时序电路的设计
• 常用电路，包括寄存器和计数器

包括同步和异步时序电路，以同步电路为重点，只要求同步电路的设计；计数器与串行数据检测器均包含在内。

第5页：七进制计数器分析之一

第二节 同步时序电路的分析方法。例 1：分析七进制递增计数器。分析时必须求出三组方程：输出方程、驱动方程、状态方程。

第 1 步 求驱动方程和输出方程：

• J1 = (Q3Q2)′，K1 = 1
• J2 = Q1，K2 = (Q1Q3)′ 相关组合（原式 J2 = Q1，K2 = Q1Q3 的组合形式）
• J3 = Q2Q1，K3 = Q2
• 输出方程 Y = Q3Q2

第6页：求状态方程

第 2 步 求状态方程。方法：将驱动方程代入所用触发器的特性方程 Qⁿ⁺¹ = J Qⁿ′ + K′ Qⁿ，为书写简便可省略表示原状态的上标 n。

为了更直观地描述时序电路的功能，还要引进新的描述方法，如状态转换表、状态转换图与时序图（波形图）。

第7页：状态转换表与状态转换图

第 3 步 求状态转换表；第 4 步 求状态转换图。绘制时要注意 Q 端顺序和 X、Y 的标法。有时还要画电路的工作波形图，也叫时序图。

第8页：七进制计数器时序图

第 5 步 求时序图：本页给出七进制递增计数器在连续时钟脉冲作用下各触发器输出与进位输出的波形。

第9页：带输入信号的时序电路分析

例 2：分析图示有输入信号的时序电路。

• 第 1 步 驱动方程、输出方程
• 第 2 步 状态方程
• 第 3 步 状态转换表（也可称为次态卡诺图）

第10页：可控加／减计数器

第四步 状态转换图。分析结论：这是一个可控计数器。当 A = 0 时是加法计数器，其状态由 00 递增到 11 再从 00 开始；当 A = 1 时是减法计数器，其状态由 11 递减到 00 再从 11 开始。

第11页：寄存器

第三节 若干常用时序逻辑电路。一、寄存器和移位寄存器。（一）寄存器：功能是寄存二值代码，构成上用各种结构的触发器均可实现。下面分析 CC4076 的功能。

第12页：CC4076 功能表

第13页：移位寄存器

（二）移位寄存器：功能是存储的代码能够在移位脉冲的作用下依次左移或右移。应用包括数据的串行—并行转换、数值运算以及数据处理等。构成上采用各种主从结构、边沿结构的触发器，以 D 触发器最方便。分类有右移、左移与双向。

1. 右移连接方程：D_i = Q_i−1。

第14页：移位的连接方程

• 2. 左移连接方程：D_i = Q_i+1
• 3. 双向连接方程：D_I = S Q_I−1 + S′ Q_I+1，S = 1 时右移，S = 0 时左移

第15页：74LS194A 移位寄存器

4. 集成移位寄存器 74LS194A：具有工作模式控制端与异步清零端，可实现左移、右移、并行置数与保持四种工作模式。

第16页：移位寄存器的扩展

（三）扩展与应用。扩展例如：用两片 74LS194A 连成 8 位双向移位寄存器，把两片的移位方向控制端与模式控制端分别并联即可。

第17页：移位寄存器的数值运算应用

应用举例——数值运算：利用置数与右移操作实现 Y = 8M + 2N，即把左移 3 位与左移 1 位的效果用移位寄存器完成乘法运算。

第18页：计数器的分类

二、计数器。（一）同步计数器。1. 功能：对输入的时钟脉冲进行计数。

• 2. 分类：按触发器翻转情况分同步与异步；按数字增减分加法（递增）、减法与可逆（加/减）；按数字编码分二进制、二—十进制与任意进制
• 3. 参数：模，即一个工作循环包含的状态数或计数容量，也称为进制

二进制计数器的模为二的整数次幂，一般用 T 触发器构成。下面以四位二进制加法计数器为例研究分析方法，减法和可逆计数器只作一般介绍。

第19页：四位二进制加法计数器

第 1 步 驱动方程、输出方程：

• T0 = 1，T1 = Q0，T2 = Q0Q1，T3 = Q0Q1Q2
• 进位输出 C = Q3Q2Q1Q0

第 2 步 状态方程；第三步 状态转换表见下页。

第20页：二进制计数器状态方程

• Q0ⁿ⁺¹ = Q0′
• Q1ⁿ⁺¹ = Q0 ⊕ Q1（由 Q0Q1′ + Q0′Q1 得到）
• Q2ⁿ⁺¹ 由 Q0、Q1、Q2 组合得到
• Q3ⁿ⁺¹ 由 Q0、Q1、Q2、Q3 组合得到
• 进位输出 C = Q3Q2Q1Q0

第21页：二进制计数器的分频作用

第 4 步 状态转换图；第 5 步 时序图。由时序图可见：Q0 为 2 分频，Q1 为 4 分频，Q2 为 8 分频，Q3 和 C 为 16 分频。应用：可作为分频器使用。

第22页：74161 集成计数器

中规模集成 4 位同步二进制计数器 74161：具有同步预置数、异步清零、工作状态控制端与数据输入端。74LS162、74LS163 等则是同步清零方式。

第23页：CC4520 计数器

用 T′ 触发器构成——CC4520。特点：通过控制时钟信号的有无来控制触发器的翻转。当 Q0 = 1 时 CP 可通过，当 Q0Q1 = 1 时 CP 可通过，依此类推。

第24页：同步二进制减法计数器

同步二进制减法计数器：同理也可以用控制时钟信号的方法，用 T′ 触发器来构成，CC14526 就是这样一种电路。使用 T 触发器时，控制信号均来自前级的 Q′ 端。

第25页：单时钟可逆计数器

二进制加／减计数器（可逆计数器）。a. 单时钟式（加／减控制式）：将加法与减法计数器的驱动方程组合起来，就得到可逆计数器的驱动方程。典型器件为 74LS191，具有加／减控制端与异步置数端，电路的时序图可参阅图 5.3.18。

第26页：可逆计数器时序图

本页给出二进制加／减计数器（可逆计数器）的时序图，展示加／减控制端改变后计数方向切换时各触发器输出与进位输出的变化。

第27页：双时钟可逆计数器

b. 双时钟式——74LS193：具有异步置数端与异步清零端，加法计数脉冲与减法计数脉冲分别输入，两个计数脉冲在时间上应错开。

第28页：十进制计数器

2. 十进制计数器：功能为模是十的计数器。重点介绍加法计数器，减法和可逆计数器的情况与二进制计数器类似。本页给出其进位输出方程 C = Q3Q0。

第29页：十进制计数器状态转换

• 状态转换表中十个状态构成有效循环，另有六个无效状态
• 由于有十个状态循环，故称为十进制计数器
• 由于六个无效状态都可以在时钟信号作用下进入有效循环，故称为可自启动的计数器

第30页：十进制计数器时序与 74LS160

本页给出十进制计数器的时序图，其中 Q0 与进位 C 分别可作 5 分频与 10 分频输出。集成器件 74LS160 的各输入端功能与 74LS161（4 位同步二进制计数器）完全相同。

第31页：十进制减法计数器

十进制减法计数器：其分析与构成方法与加法计数器类似，本页给出其状态转换关系与电路构成。

第32页：任意进制计数器与 74LS190

3. 任意进制计数器：可用触发器设计，也可用中规模计数器构成（后面将单独介绍）。

可逆计数器 74LS190 是加减控制式的十进制可逆计数器，其功能表与 74LS191（二进制加／减计数器）相同。

第33页：异步二进制加法计数器

（二）异步计数器。1. 异步二进制计数器。加法计数器：构成上用 T′ 触发器，CP0 = cp，CP_i = Q_i−1，即当 Q_i−1 有下降沿时 Q_i 翻转。

与同步计数器相比具有如下特点：电路简单、速度慢（有一传输延迟时间 t_pd）、存在竞争冒险现象。常见 MSI 器件有 74LS293、74LS393、74HC393（4 位），以及 CC4024（7 位）、CC4040（12 位）、CC4060（14 位）。

第34页：异步二进制减法计数器

异步二进制减法计数器：特点是前级的 Q′ 端接后级的 CP 端。利用上升沿翻转的触发器也可构成加法计数器（以 Q′ 端为输出端）和减法计数器（以 Q 端为输出端），请读者自行分析。

第35页：异步十进制计数器

2. 异步十进制计数器。以十进制计数器为例介绍异步时序电路的分析方法：步骤与同步电路相同，区别在于要随时注意各触发器的时钟信号。

• 第一步 驱动方程、输出方程与时钟方程：CP0 = CP，CP1 = Q0，CP2 = Q1，CP3 = Q0，C = Q3Q0
• 第二步 状态方程

第36页：异步十进制计数器状态图

第三步 状态表，第四步 状态图：本页给出异步十进制计数器在各触发器不同时钟条件下的状态转移关系。

第37页：74LS290 计数器

二—五—十进制异步计数器 74LS290 简介：

• 置 9 端：S91·S92 = 1 时状态置为 1001（9）
• 置 0 端：R01·R02 = 1 时状态置为 0000（0）
• 时钟由 CP1 输入时 Q3 输出，为五进制计数器（五分频器）
• 时钟由 CP0 输入并把 Q0 与 CP1 相连时 Q3 输出，为十进制计数器（十分频器）

第38页：任意进制计数器的构成方法

（三）任意计数器的构成方法——如何用 MSI 计数器构成任意进制计数器。设已知 MSI 计数器的模为 N，要构成的任意进制计数器模为 M（M < N）。

• 方法：先用门（一般为与非门）译出对应状态 S1，再清零或置数
• 具体操作分三种情况：(1) 用清零端——异步置零法；(2) 用清零端——同步置零法；(3) 用置数端——同步／异步置数法

第39页：异步置零法例题

1. 异步置零法。例：利用 74160 构成六进制计数器（M = 6，N = 10）。方法：用与非门译出状态 M。

由于无状态 1001，C 无进位输出；计数器由 0101 直接回到 0000，Q2 由 1 变 0，因此可由 Q2 的下降沿输出进位信号。若不接 Q0 和 Q3，则状态图中无效状态的转换情况会有变化。

缺点：置零信号持续时间极短，有的触发器可能未来得及复 0，因此置零不可靠。

第40页：异步置零的改进电路

改进电路：用基本 RS 触发器锁存 G1 门的低电平信号，使低电平时间等于 CP 高电平时间。只要 CP 为高电平，Q′ 输出 0 则 Q 为 0，可把 Q′ 锁定为 0，从而保证可靠置零，同时可用作进位输出。

第41页：同步置零与同步置数法

• 2. 同步置零法：译出状态 M（例如译 4 置 9 得到 4—9 的循环）
• 3. 同步置数法：译出状态 M − 1。注意：若包含状态 1001 则 C 端有进位输出；若欲译状态 1001，则在 C 端接非门并把数据端置为 0100 即可，得到 4—9 的六进制计数

第42页：并行进位法级联

若 M > N 如何处理：方法是用多片 N 进制计数器连成模大于 M 的计数器，再用上述三种方法连成 M 进制计数器；也可由 M = M1 × M2 先构成 M1、M2 进制计数器再进行级联。

1. 并行进位法——同步工作方式：第一片计到 9 时 C 变 1，下个 CP 到来时第 2 片处在计数工作状态于是计数一次，而第一片计成 0、C 变 0，第 2 片停止计数。

第43页：串行进位法级联

2. 串行进位法——异步工作方式。注意非门的使用：第一片计到 9 时 C 变 1，下一计数脉冲到来时第一片计成 0、C 变 0，经非门产生上升沿跳变，于是第 2 片计数一次。

第44页：整体置零与整体置数

以 29 进制计数器为例：

• 用 R_D 端整体置零（异步清 0 法）：译码的状态仍为 M（29），G1（29）与 G2（28）门均可作为进位输出，但 G1 输出信号时间极短，不提倡使用
• 用 L_D 端整体置数（同步置 0 法）：译码的状态为 M − 1（28），仍为 29 进制计数器

第45页：按 M1×M2 方式级联

用 M = M1 × M2 级联的方法，适用条件是 M 不是素数。例如 M1 = 10、M2 = 6、M = 60。

注意两种串联进位方式：右边计数器的时钟信号若从与非门（Rd′）引出，则在 Rd′ 向上跳变时右边计数器计一次数；若从 Q3 引出，则左边计数器由 1001 计到 0000 时 Q3 由 1 到 0 向下跳变，需要连接一个非门。

第46页：环形计数器

（四）移位寄存器型计数器。1. 环形计数器：以移位寄存器为基础，通过修改反馈逻辑构成计数器。

• 模等于触发器个数，即 N = n，未充分利用电路状态（共 2ⁿ 个）
• 电路简单，作顺序脉冲发生器时不需译码
• 不能自启动

第47页：环形计数器的自启动

解决自启动的方法：或非门的输入不包括最右面触发器的 Q 端，从而使无效循环能够进入主循环。

第48页：扭环形计数器

2. 扭环形计数器特点：

• 模等于触发器个数的 2 倍，即 N = 2n，提高了状态利用率
• 不能自启动
• 作顺序脉冲发生器时需要译码，但电路简单且无竞争冒险（有效循环中只有一个触发器改变状态）

第49页：扭环形计数器的自启动

解决自启动的方法：在 D0 的驱动方程中增加一个与项 P（取自无效项），使有效循环保持、无效循环被切断，即 Q0ⁿ⁺¹ = Q3′ + Q1Q2′Q3 之类形式。本页给出含约束项的卡诺图与 P 式的化简结果。

第50页：顺序脉冲发生器的译码

顺序脉冲发生器的译码方法（简化译码）：以 0000 状态译码为 Y0 为例，同理可得 Y1 = Q0′Q1、Y2 = Q1′Q2、Y3 = Q2′Q3、Y4 = Q0Q3、Y5 = Q0Q1′、Y6 = Q1Q2′、Y7 = Q2Q3′。

对应的状态依次为 Y0—0000、Y1—1000、Y2—1100、Y3—1110、Y4—1111、Y5—0111、Y6—0011、Y7—0001。

第51页：同步时序电路设计步骤

第四节 同步时序逻辑电路的设计方法。一、设计的步骤：任务是由功能得到逻辑图。我们以图示电路为例由后向前推出设计必要的步骤：

• 第一步 状态转换图
• 第二步 状态转换表
• 第三步 状态方程、输出方程（进而得到驱动方程）
• 第四步 逻辑图

第52页：同步 13 进制计数器设计

二、设计举例。1. 计数器设计。例 1：设计同步 13 进制加法计数器。

• 第一步 状态图：计数器的状态图可直接画出，但要事先约定好编码。13 进制计数器有 13 个状态循环，可采用 4 位编码
• 第二步 状态方程、输出方程：要借助次态卡诺图来求状态方程，而输出方程则很容易求出

由于无需输入信号，属于穆尔型电路。

第53页：次态卡诺图的分解

将次态卡诺图分为 4 个卡诺图，选择 JK 触发器后求出各位的状态方程：

• Q3ⁿ⁺¹ = Q2Q1Q0·Q3′ + Q2′Q3
• Q2ⁿ⁺¹ = Q1Q0·Q2′ + (Q1 + Q0)′Q3′Q2（按卡诺图化简结果，原式删去约束项）

第54页：状态方程与输出方程

• Q1ⁿ⁺¹ = Q0·Q1′ + Q0′Q1
• Q0ⁿ⁺¹ = (Q3′ + Q2′)Q0′，即 Q0ⁿ⁺¹ = (Q3Q2)′Q0′
• 输出方程：C = Q3Q2

为便于观察，本页把 Q3 和 Q2 的方程也一并列在下面。

第55页：求驱动方程

第三步 驱动方程：把各状态方程与 JK 触发器特性方程对比可得

• J3 = Q2Q1Q0，K3 = Q2
• J2 = Q1Q0，K2 = Q3Q1Q0
• J1 = Q0，K1 = Q0
• J0 = (Q3Q2)′，K0 = 1
• 输出 C = Q3Q2

第四步 画逻辑图。由于存在未使用状态，还需要第五步。

第56页：检查自启动

第五步 检查自启动：三个无效状态（1101、1110、1111）代入状态方程后，被圈入的约束项取 1、未被圈入的约束项取 0，据此判断次态能否进入有效循环。本页给出判断结果。

第57页：串行数据检测器设计

2. 序列检测器设计。例 2：设计一个串行数据检测器，要求连续输入三个或三个以上 1 时输出为 1，其他情况下输出为 0。

步骤与计数器设计相同，只是第一步求状态图要复杂些，可将其分为 3 小步：1. 求原始状态图；2. 状态化简；3. 状态编码。若电路不能自启动，可在第一步中将状态图画成能自启动的形式。

第58页：状态化简与编码

• 1. 求原始状态图：因为不知所需状态数，先用字母表示状态进行逻辑抽象。S0 表示没有收到 1，S1 表示收到 1 个 1，S2 表示收到 2 个 1，S3 表示收到 3 个以上 1
• 2. 状态化简：寻找等价状态（在同样输入下有同样输出且次态也相同）只保留一个。本例中 S2 与 S3 等价，因此只保留 S2 并将其定义为收到 2 个以上 1
• 3. 状态编码：编码位数与状态数有关，编码不同所得电路不同

第59页：检测器的方程

第二步 状态方程、输出方程：输出 Y = X Q1。可分别用 JK 触发器或 D 触发器构成并求出对应的驱动方程。

第60页：检测器逻辑图与自启动

第四步 逻辑图；第五步 检查自启动：无效状态在 X = 0 与 X = 1 时均能返回有效循环，结论是能自启动。

第61页：自动售货机状态图例题

例 3：求自动售货机状态图。要求：货物单价 1.5 元，有 1 元和 0.5 元两种硬币，每次投入一枚硬币，机器能找零。

• 用 A 表示 1 元硬币，A = 1 表示投入；用 B 表示 0.5 元硬币，B = 1 表示投入
• 用 Y = 1 表示给出货物，用 Z = 1 表示找给 0.5 元硬币
• 用 S0 表示没有收到钱，S1 表示收到 0.5 元，S2 表示收到 1 元

依题意可得状态图，转移线上标注 AB/YZ。

第62页：自动售货机的方程

2. 状态方程、驱动方程和输出方程：由卡诺图化简可直接得到各位的次态方程以及出货 Y、找零 Z 的输出方程。

第63页：自动售货机逻辑图

4. 逻辑图及其状态转换图：若电路进入无效状态 11，在无输入（AB = 00）时不能自行返回，故不能自启动，因此需要加上异步置 0 端 Rd′。

第64页：时序电路习题解答

（旧课本）习题解答：

• （二）不可以的是 (1) 基本 RS 触发器、(2) 同步 RS 触发器
• （三）给出 Q2Q1 的状态转换结果
• （六）给出 Q3Q2Q1 的状态转换表与状态图

第65页：计数器构成习题

（八）用 74161 构成 12 进制计数器；（九）用两片 74160 构成 31 进制计数器。两题均给出芯片引脚（ET、EP、D0—D3、LD、RD、Q0—Q3、C）之间的具体连线，进位输出经与非门反馈到清零或置数端。

第66页：时序电路作业题

作业：（新）P256 题 5.24，（旧）P222 题 4.20。解题时需注意：需考虑 Q1 状态的翻转与 CP 上升沿之间有一传输延迟时间，从而再定出 Q2 的状态。