11 第八章 可编程逻辑器件.pptx

第1页：第八章 可编程逻辑器件

第八章 可编程逻辑器件的章节安排：

• 第一节 可编程逻辑器件 PLD 概述
• 第二节 可编程逻辑阵列 PLA（略）
• 第三节 可编程阵列逻辑 PAL
• 第四节 通用阵列逻辑 GAL
• 第五节 可擦除可编程逻辑器件 EPLD
• 第六节 现场可编程门阵列 FPGA

第2页：数字集成电路的分类

概述。目前集成电路分为通用型和专用型两大类。

• 通用集成电路：如前面讲过的 SSI、MSI、PIO、CPU 等，特点是可实现预定的逻辑功能但功能相对简单，构成复杂系统时功耗大、可靠性差、灵活性差
• 专用型集成电路 ASIC 分为定制型和半定制型。定制型由用户提出功能交工厂生产，体积小、功耗低、可靠性高，但批量小时成本高、设计制造周期长；半定制型是厂家作为通用产品生产而逻辑功能由用户自行编程设计的芯片，如可编程逻辑器件 PLD

PLD 的特点：用户可编程、可加密，使用方便；组成的系统体积小、功耗低、可靠性高、集成度高；不适合批量生产。

第3页：电子设计自动化 EDA 简介

二、电子设计自动化（Electronic Design Automation，简称 EDA）简介。PLD 是实现电子设计自动化的硬件基础。

• 传统电子系统设计方法：固定功能元件 → 电路板的设计 → 电子系统
• 基于芯片的设计方法：可编程器件芯片设计 → 电路板的设计 → 电子系统

EDA 是基于芯片的设计方法，传统的数字系统设计方法是固定功能集成块加连线。当然仅有硬件还不够，还要有 EDA 软件，本章只介绍硬件。

第4页：基于 PLD 的设计流程

2. 基于 PLD 设计流程分为三个步骤：设计输入、设计实现、编程。

• 设计输入：可采用原理图或硬件描述语言
• 设计实现：包括优化（合并、映射）与布局、布线，并进行功能仿真与时序仿真，生成下载所需的各种文件
• 器件编程：即下载和配置，把编程数据放到具体的可编程器件中，最后进行器件测试

第5页：用 PLD 设计数字系统的特点

采用 PLD 设计数字系统和中小规模相比具有如下特点：

• （1）减小系统体积：单片 PLD 有很高的密度，可容纳中小规模集成电路的几片到十几片（低密度 PLD 小于 700 门/片，高密度 PLD 每片达数万门，最高达 25 万门）
• （2）增强逻辑设计的灵活性：不受标准系列器件在逻辑功能上的限制，用户可随时修改
• （3）缩短设计周期：由于可完全由用户编程，用 PLD 设计一个系统所需时间比传统方式大为缩短

第6页：PLD 设计的其余优点

• （4）提高系统处理速度：用 PLD 与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少，减少级间延迟
• （5）降低系统成本：集成度高使测试与装配量大为减少，且可多次编程使改变逻辑设计简单易行
• （6）提高系统的可靠性：减少芯片数量和印制板面积、减少相互连线，从而增加平均寿命与抗干扰能力
• （7）系统具有加密功能：多数 PLD 器件如 GAL 或高密度可编程逻辑器件本身具有加密功能，选中加密项后逻辑功能无法被读出，可有效防止电路被抄袭

第7页：PLD 的基本结构

第一节 可编程逻辑器件 PLD 概述。PLD 是 70 年代发展起来的新型逻辑器件，相继出现了 PROM、FPLA、PAL、GAL、EPLD 和 FPGA 及 isp 等，前四种属于低密度 PLD，后三种属高密度 PLD。

一、PLD 的基本结构：主体是与门阵列与或门阵列，乘积项与和项经输入电路接收互补输入，输出电路既可把输出函数直接输出也可反馈回与阵列。

第8页：PLD 的逻辑符号表示

二、PLD 的逻辑符号表示方法：由于 PLD 具有较大的与或阵列，逻辑图的画法与传统的画法有所不同。

• 1. 输入缓冲器表示方法
• 2. 与门和或门的表示方法：固定连接用实点表示，编程连接用叉号表示，例如 F1 = A·B·C

第9页：PLD 连接的特殊情况

下图列出了连接的三种特殊情况：

• 1. 输入全编程，输出为 0
• 2. 也可简单地在对应的与门中画叉，因此 E = D = 0
• 3. 乘积项与任何输入信号都没有接通，相当于与门输出为 1

第10页：PROM 电路图

本页给出最简单的 PROM 电路图，右图是左图的简化形式，其中圆点表示固定连接点（与阵列）、叉号表示编程连接点（或阵列），并给出所实现的逻辑函数。

第11页：PLD 的结构类型

三、PLD 的结构类型。PLD 基本结构大致相同，根据与或阵列是否可编程分为三类：

• （1）与固定、或编程：PROM
• （2）与或全编程：FPLA
• （3）与编程、或固定：PAL、GAL、EPLD、FPGA

1. 与固定、或编程（PROM）：与阵列为全译码固定连接，编程时需在或阵列的交叉点画一个叉。

第12页：FPLA 与 PAL 的阵列结构

• 2. 与、或全编程：代表器件是 FPLA（Field Programmable Logic Array）（略）
• 3. 与编程、或固定：代表器件 PAL（Programmable Array Logic）和 GAL（Generic Array Logic），以及 EPLD、FPGA（Field Programmable Gate Array）。在这种结构中与阵列可编程，或阵列中每个或门所连接的乘积项是固定的，其中 EPLD 和 FPGA 的结构还要复杂得多

第13页：与编程或固定结构

每个交叉点都可编程，O1 为两个乘积项之和。由于或阵列固定，以后将只画出或门，表示与阵列可编程、或阵列不可编程的 PLD。

第14页：PLD 按集成度分类

四、PLD 的分类（按集成度分类）：

• LDPLD（低密度 PLD）：PROM、FPLA、PAL、GAL
• HDPLD（高密度 PLD）：EPLD、FPGA、isp

第15页：PAL 的基本结构

第三节 可编程阵列逻辑器件 PAL。PAL 采用双极型熔丝工艺，工作速度较高（10—35 ns）。PAL 是由可编程的与阵列、固定的或阵列和输出电路三部分组成。

有些 PAL 器件中输出电路包含触发器和从触发器输出端到与阵列的反馈线，便于实现时序逻辑电路。同一型号的 PAL 器件其输入、输出端个数固定。PAL 器件的型号很多，典型输出结构通常有五种，其余结构是在这五种结构基础上变形而来。

第16页：PAL 专用输出结构

1. 专用输出结构：一个输入、四个乘积项通过或非门实现低电平输出。如输出采用或门则为高电平有效器件；若采用互补输出的或门则为互补输出器件。

第17页：PAL 可编程 I/O 结构

2. 可编程 I/O 输出结构：两个输入，一个来自外部 I，另一个来自反馈 I/O，共 8 个乘积项。当最上面的乘积项为高电平时三态门开通，I/O 可作为输出或反馈；乘积项为低电平时三态门关断，该引脚作为输入使用。

第18页：PAL 寄存器型输出结构

3. 寄存器型输出结构（也称作时序结构）：8 个乘积项经或门后通过 D 触发器，在 CP 的上升沿到达输出。触发器的 Q 端可以通过三态缓冲器送到输出引脚，触发器的反相端反馈回与阵列，可构成时序逻辑电路。CP 和输出使能 OE 是 PAL 的公共端。

第19页：带异或门的寄存器输出结构

4. 带异或门的寄存器型输出结构：增加了一个异或门，把与项分割成两个或项，两个或项在触发器的输入端异或之后于时钟上升沿到来时存入触发器。

有些 PAL 器件由数个同一结构类型组成，有的则由不同类型结构混合组成，如由 8 个寄存器型输出结构组成的命名为 PAL16R8，由 8 个可编程 I/O 结构组成的则命名为 PAL16L8。

第20页：PAL 运算选通反馈结构

5. 运算选通反馈输出结构：反馈选通电路的输入变量为 A 与 B，产生的反馈变量（如 A+B、A′+B、A′、A′+B′、B′、A·B 等）再接至与逻辑阵列作为输入变量。

第21页：运算选通的十六种运算

用途：利用反馈结构的反馈量编程，可在与阵列的输出端产生 A 和 B 的 16 种运算结构：

说明：源文件该表为图片化排版且存在字符粘连，此处按 A、B 两变量的十六种标准运算整理，建议对照原课件图片核对。

第22页：通用阵列逻辑 GAL

第四节 通用阵列逻辑 GAL 器件。GAL 采用 E²CMOS 工艺和灵活的输出结构，具有电擦除、可反复编程的特性。

与 PAL 相比，GAL 的输出结构配置了可以任意组态的输出逻辑宏单元 OLMC（Output Logic Macro Cell），因此同一型号的 GAL 器件可满足多种不同的需要。

第23页：GAL 与 PAL 的结构区别

GAL 和 PAL 在结构上的区别如图所示：PAL 的输出电路固定，而 GAL 的每个输出端都配置了 OLMC。适当地为 OLMC 进行编程，GAL 就可以在功能上代替前面讨论过的 PAL 各种输出类型及其派生类型。

第24页：GAL16V8 的结构

一、GAL 器件的结构：GAL 器件型号定义和 PAL 一样根据输入输出的数量来确定。GAL16V8 中的 16 表示输入端数量、8 表示输出端数量、V 表示输出形式可以改变的普通型。

GAL16V8 的基本结构包括：8 个输入缓冲器、8 个输出反馈缓冲器、一个共用时钟 CLK、8 个输出缓冲器与 8 个 OLMC。

第25页：输出逻辑宏单元 OLMC

二、GAL 输出逻辑宏单元 OLMC 的组成：由或门、异或门、D 触发器、多路选择器 MUX、时钟控制、使能控制和编程元件等组成，可实现组合输出与时序输出两种形式。

第26页：OLMC 的五种组态

三、输出逻辑宏单元 OLMC 组态：由对 AC1(n) 和 AC0 进行编程决定 PTMUX、TSMUX、OMUX 和 FMUX 的输出，共有 5 种基本组态——专用输入组态、专用输出组态、复合输入/输出组态、寄存器组态和寄存器组合 I/O 组态。8 个宏单元可以处于相同的组态，或者有选择地处于不同组态。

(1) 专用输入组态：此时 AC1(n) = 1、AC0 = 0，使 TSMUX 输出为 0，三态输出缓冲器呈现高阻，本单元输出功能被禁止，I/O 可以作为输入端提供给相邻的逻辑宏单元，而本级输入信号却来自另一相邻宏单元。

第27页：专用组合输出组态

(2) 专用组合输出组态（AC0 = 0、AC1(n) = 0）：FMUX 选择接地，本单元和相邻单元的反馈信号均被阻断；PTMUX 选择 1，第一与项送入或门；OMUX 选择 0，跨过 D 触发器；TSMUX 选择 V_CC。

第28页：寄存器组态

(3) 寄存器组态：当 AC1(n) = 0、AC0 = 1 时，CLK、OE 分别作为时钟和输出缓冲器的使能信号，是器件的公共端（TSMUX 选中 OE 端）；FMUX 选中 D 触发器的 Q′ 端，OMUX 选中 1 端使 D 触发器的 Q 端输出。

第29页：其余两种组态

（4）反馈组合输出组态：AC0 = AC1(n) = 1 且 SYN = 1，输出信号反馈到与阵列。

（5）时序电路中的组合输出：AC0 = AC1(n) 且 SYN = 0，这时其他 OLMC 中至少有一个工作在寄存器组态，而该 OLMC 作为组合电路使用；与（4）的不同在于 CLK 和 OE 端作为公共信号使用。和专用输出组态相比有两点不同，其中之一是三态门使能端接第一与项。GAL 的输入、输出电路和特性留给读者自学。

第30页：GAL 的优点

四、GAL 的特点。（一）优点：GAL 是继 PAL 之后具有较高性能的 PLD，和 PAL 相比具有以下优点：

• (1) 有较高的通用性和灵活性：每个逻辑宏单元可以根据需要任意组态，既可实现组合电路又可实现时序电路
• (2) 利用率高：采用电可擦除 CMOS 技术，可以用电压信号擦除并可重新编程，因此可反复使用
• (3) 高性能的 E²CMOS 工艺：使 GAL 具有高速度、低功耗的特点，编程数据可保存 20 年以上

第31页：GAL 的缺点

GAL 器件的缺点：

• (1) 时钟必须共用
• (2) 每个输出的乘积项最多只有 8 个
• (3) GAL 器件的规模小，达不到在单片内集成一个数字系统的要求
• (4) 尽管 GAL 器件有加密功能，但随着解密技术的发展，对这种阵列规模小的器件解密已不是难题

EPLD、FPGA 等高密度可编程逻辑器件出现后，上述缺点都得到克服。

第32页：EPLD 的特点

第五节 可擦除的可编程逻辑器件 EPLD。

• 1. EPLD（Erasable Programmable Logic Device）分为两类：一类是紫外线可擦除的 EPLD（采用 UVEPROM 工艺），另一类是电可擦除 EPLD（采用 E²PROM 工艺）
• 2. 采用 CMOS 工艺，属高密度可编程逻辑器件 HDPLD（集成度大于 1000 门/片），芯片规模已达上万等效逻辑门，可以实现功能相当复杂的数字系统
• 3. 速度高（2 ns）、功耗低（电流在数十毫安以下）、抗干扰能力强
• 4. 具有在系统编程能力，不用编程器，使用方便、可靠性高
• 5. 与 GAL 相比结构上增加了异步时钟、异步清除功能（可实现异步时序电路）、乘积项共享功能（每个宏单元可多达 32 个乘积项）以及更丰富的输出使能控制

第33页：EPM7128S 引脚

二、在系统编程芯片 isp——EPM7128S 的基本结构。EPM7128S 是 Altera 公司生产的高密度、高性能 CMOS 可编程逻辑器件之一，采用 PLCC 封装、84 端子。

• 它有 4 个直接输入（INPUT）
• TMS、TDI、TDO 和 TCK 是在系统编程引脚
• 64 个 I/O 既可以作为输入端也可作为输出端

第34页：EPM7128S 器件结构

EPM7128S 器件结构图：包含 8 个相似的逻辑阵列块 LAB（Logic Array Block），每个 LAB 中有 16 个宏单元，此芯片共有 128 个宏单元；可编程的 I/O 控制块可控制每个 I/O 引脚单独工作于输入、输出和双向三种方式；芯片内部的所有单元都是通过内连矩阵 PIA 连接起来。

第35页：EPLD 的宏单元

（一）宏单元 MacroCell 由与逻辑阵列、乘积项选择矩阵与可编程寄存器组成。

• 与逻辑阵列实现组合逻辑函数中的乘积项，每个宏单元提供 5 个乘积项；与 GAL 的宏单元相比增加了 16 根扩展乘积项，大大增强了实现组合函数的能力
• 乘积项选择矩阵用于分配乘积项：一是到或门和异或门实现组合函数，二是到宏单元触发器的辅助输入端（清除端 Clear、置位端 Preset、时钟端 Clock）
• 可编程寄存器使 EPLD 宏单元中的触发器比 GAL 的功能更强、更灵活：可程控实现 D、T、JK 或 RS 触发器，可程控时钟控制方式，可程控异步、同步时序电路

第36页：共享扩展乘积项

（二）扩展乘积项。EPM7128S 结构中提供的扩展乘积项有两种：共享扩展乘积项与并联扩展乘积项。

1. 共享扩展乘积项：大多数逻辑函数由 5 个乘积项之和就可以实现，这样用一个宏单元即可；对于复杂的逻辑函数需要附加乘积项才能实现。共享扩展乘积项由每个宏单元提供一个未投入使用的乘积项，每个 LAB 有 16 个宏单元因此有 16 个共享扩展乘积项，它们为同一 LAB 内的任意或全部宏单元所共享。

第37页：并联扩展乘积项

2. 并联扩展乘积项：指一些宏单元没有使用的乘积项可以分配到邻近单元使用，使有的宏单元最多可达 20 个乘积项，其中 5 个由本宏单元提供，其他 15 个并联扩展乘积项由邻近的宏单元提供。本页给出并联扩展乘积项的传送通道。

第38页：可编程内连矩阵 PIA

（三）可编程内连矩阵 PIA（Programmable Interconnection Array）：PIA 的信号来源包括专用输入引脚、I/O 引脚与宏单元的输出。编程单元控制两输入端的与门是否传送对应的 PIA 信号去 LAB，从而实现软开关作用。

第39页：I/O 控制块

（四）I/O 控制块：EPM7128S 的每个 I/O 引脚允许三种工作方式——输入方式、输出方式、双向工作方式。三态门有多种使能信号可供选择，使三态控制更灵活，这些信号包括 V_CC、GND、I/O 信号、宏单元信号输出及专用输入信号。

第40页：现场可编程门阵列 FPGA

第六节 现场可编程门阵列 FPGA。前面讨论的可编程逻辑器件基本组成部分是与阵列、或阵列和输出电路，再加上触发器则可实现时序电路。

本节介绍的 FPGA（Field Programmable Gate Array）不像 PLD 那样受与或阵列结构的限制，它可以靠门与门的连接来实现任何复杂的逻辑电路，更适合实现多级逻辑功能。新型 FPGA 除具有基本逻辑门电路、传输外部信号的输入/输出电路和可编程内连资源之外，还具有很高的密度等特点。

第41页：FPGA 的结构

一、FPGA 结构：FPGA 的编程单元基于静态存储器（SRAM）结构，从理论上讲具有无限次重复编程的能力。下面以 XILINX 公司的 XC4000E 系列芯片为例，了解 FPGA 内部各个模块的功能：

• 可配置逻辑模块 CLB
• 输入/输出模块 I/OB
• 可编程连线 PI
• 编程开关矩阵 PSM

第42页：FPGA 的特点

四、FPGA 的特点：

• （一）SRAM 结构：可以无限次编程，但属于易失性元件，掉电后芯片内信息丢失，通电之后要为 FPGA 重新配置逻辑，配置方式有七种
• （二）内部连线结构：HDPLD 的信号汇总于编程内连矩阵再分配到各个宏单元，因此信号通路固定、系统速度可以预测；而 FPGA 的内连线分布在 CLB 周围，编程的种类和编程点很多使布线相当灵活，因此在系统速度方面低于 HDPLD
• （三）芯片逻辑利用率：由于 FPGA 的 CLB 规模小、可分为两个独立的电路又有丰富的连线，所以系统综合时可进行充分优化以达到最高的逻辑利用率
• （四）芯片功耗：HDPLD 的功耗一般在 0.5 W—2.5 W 之间，而 FPGA 芯片功耗为 0.25 mW—5 mW，静态时几乎没有功耗，因此称 FPGA 为零功耗器件

第43页：BCD 码求补电路

举例。一、BCD 码求补电路——求 [x_补]₁₀。

解：[x_补]₁₀ = 10 − x，[x_补]₁₅ = 15 − x，因此 [x_补]₁₀ = [x_补]₁₅ − 5 = [x_补]₁₅ + 11 − 16。

[x_补]₁₅ 可用逐位求反法得到，例如 [1010_补]₁₅ = 0101；加 11 可用四位加法器实现；减 16 实际上是舍掉加法器的进位输出。

第44页：BCD 求补电路的实现

本页给出 BCD 码求补电路的实现框图：四位加法器完成加 11 运算并舍掉进位，其后接 BCD—七段译码器驱动数码管显示。

第45页：动态扫描显示电路

二、扫描电路：用四个八选一数据选择器 74151（分别接 A0—A7、B0—B7、C0—C7、D0—D7）、一个 BCD—七段译码器与一个八进制计数器组成，计数器输出 S2S1S0 同时作为数据选择器的地址与位选信号，扫描时钟 CP 取 50 Hz 以上，译码器输出 a—g 驱动七段数码管。

第46页：扫描电路的位选

本页给出数码管的位置编号（0—7）与段编号，并说明 S2 = 0 与 S2 = 1 两种状态下分别选中的数码管位置。

第47页：课件跳转返回页

本页为课件的跳转返回页，标注可返回第 26、27、28 页继续查看相关内容。