08 第06章 时序逻辑电路.pptx

第1页：第六章 时序逻辑电路

第六章时序逻辑电路第一节寄存器第二节计数器第三节一般时序电路本章学习要求

第2页：时序电路概述与分类

数字逻辑电路组合逻辑电路——组合电路时序逻辑电路——时序电路功能上：任何时刻的稳定输出，不仅与该时刻输入有关，还与电路原状态有关，即与以前的输入有关。结构上：由组合电路和存贮电路组成。时序电路特点

第3页：时序电路概述与分类

按有无统一时钟脉冲分同步——有统一CP，状态变更与CP同步。异步——无统一CP，状态变更不同步，逐级进行。时序电路分类按通用性功能分典型时序——寄存器、计数器、序列信号发生/检测器一般时序——任意时序逻辑命题

第4页：构成——一个触发器能存一位二进制信息

暂时存放数据或二进制代码的电路。分类数码寄存移位寄存1、功能——接收、存贮、传送数码。2、构成——一个触发器能存一位二进制信息，存n位B码要用n个触发器；各种触发器均可，但以D触发器构成最简单。§1寄存器寄存器：一、数码寄存器

第5页：D触发器与触发器

3、分类——有单拍、双拍之分单拍——只要接收指令到，就可存贮。多用D触发器。双拍——需要清零和接收两步完成，多用RS触发器。拍：脉冲。单拍——用1个脉冲双拍——用2个脉冲准备好数据，有CP时Qn＝Dn第1拍：清零，第2拍：存数。

第6页：四位数码寄存器

• 集成寄存器举例：74LS175特点：
• 四位数码寄存器
• 由维持阻塞D触发器构成
• 附加控制功能——异步清零注:有的寄存器还具有三态控制、保持控制等功能。（如CC4076）

第7页：工作波形

74LS175工作波形t1t2t3Q0RdD0cpcpRd=1,清0D1D2D3、Q1Q2Q3波形略存1个数据占用1个cp

第8页：移位寄存器移位

功能

寄存，移位

构成

相同的寄存单元（无空翻触发器）共用统一的时钟脉冲（同步工作）分类

移位寄存器移位

在指令(cp)作用下,触发器状态可向左右相邻的触发器传递

第9页：移位寄存器

（1）电路：4个相同寄存单元(4个JK触发器)；同步cp为移位指令；Qn+1=JQ+KQ移1(即: Qn+1=1)→ J=1，K=0移0(即: Qn+1=0)→ J=0，K=11、单向移位寄存器（右移）Q0Q1Q2Q3DcpRD串入(数据端)并出(数据端)串出（数据端）

第10页：状态表

（2）移位状态表并出DcpQ0Q1Q2Q3RD1 0 1 1→状态串入移位脉冲Q3Q2Q1Q01 1 0 10 0 0 0 1 1 0 1 00 0 0 1 1 0 1 11 1 0 1 40 0 1 1 0 1 20 1 1 0 1 3

第11页：移位寄存器与工作波形

• DcpQ0Q1Q2Q3RD1 0 1 1→（3）移位寄存器的工作波形CPDQ0Q1Q2Q3
• 110111111101011001114个脉冲以后可从Q3～Q0并行输出11018个脉冲以后可从Q3串行输出110100001011
• 1000
• 1100
• 0110
• 0000
• 0101
• 0010
• 0001

第12页：移位寄存器

（1）选通门——与或逻辑，2选1数据选择器1F=AX+BXX=1,F=AX=0,F=BABF&X≥12、并行输入移位寄存器可预置数的移位寄存器X:控制信号

第13页：电路（4位

（2）电路（4位，右移，JK触发器构成）X控制信号：X＝0，置数；X＝1，右移。Dr右移数据输入端。D3～D0并行数据输入端。

第14页：双向移位寄存器加选通门构成

3、双向移位寄存器加选通门构成。X控制信号：X＝0，左移，X＝1，右移，Dr右移数据输入端；DL左移数据输入端。

第15页：74LS194与移位寄存器

（1）74LS194：4、集成双向移位寄存器4位：194、195等8位：164、198等输入输出1234567801111111×1↑↑↑↑↑↑××××1 11 01 00 10 10 0××××××1×0××1×0××××××××××D0D1D2D3××××××××××××××××××××0 0 0 0Q00Q10Q20Q30D0D1D2D3Q1nQ2nQ3n1Q1nQ2nQ3n01Q0nQ1nQ2n0Q0nQ1nQn左移,右移,并入,保持—4种功能，双变量控制S1、S0。(功能表P146)功能：

第16页：片194实现8位双向移位寄存器

2片194实现8位双向移位寄存器（2）194扩展应用：EWB仿真之194

第17页：环形计数器

（2）环形计数器Q3Q2Q1Q01000 0100 0010 0001设初始状态=1000，则可依次循环变化,有效循环:5、移位寄存器的应用（1）实现数据串/并转换（基本功能，例略）

第18页：D触发器

• 4个D触发器构成的右移移位寄存器,首尾相接即D0=Q3；
• 优点:电路结构简单;有效状态只含一个1（或0）,不需要另加译码电路。
• 缺点:状态利用率低。24=16个状态中只用了4个状态(2n－n个没用)。特点:Q3Q2Q1Q0D01000 0100 0010 0001

第19页：扭环形计数器与环形计数器

• 扭环形计数器Q3Q2Q1Q0Q3D0
• 将反馈逻辑函数取为D0=Q3，则构成扭环形计数器；
• 有效循环:0000 1000 1100 11100001 0011 0111 1111

第20页：触发器与译码

优点

状态利用率提高一倍，且每次状态更新只有一个触发器改变状态，因此译码时不会产生竞争冒险

缺点

状态利用率低

特点

Q3Q2Q1Q0Q3D000010011011111110000100011001110

第21页：序列信号发生器作用

序列信号

一组特定的串行数字信号称为序列信号，如00110111

序列信号发生器作用

序列信号可以用来作为数字系统的同步信号，也可以作为地址码等，在通信、遥控、遥测等领域有非常广泛的应用

序列信号发生器

产生序列信号的电路称为序列信号发生器

第22页：移位寄存器状态表

• 例：用3位移位寄存器产生00010111序列信号。（设序列信号位数为m，移位寄存器个数为n，应取2n≥m）
• 列移位状态表
• 确定D0的取值：求驱动方程为：D0=Q2Q1Q0+Q2Q0+Q2Q1（1）用移位寄存器加反馈电路实现D0Q2Q1Q0序列态序0 0 0 0 11 0 0 0 1 02 0 0 1 0 13 0 1 0 1 14 1 0 1 1 15 0 1 1 1 06 1 1 1 0 07 1 1 0 0 08 1 0 0 0 111 1100 01 11 1001Q1Q0Q2D0设定初始状态及移入数据

第23页：移位寄存器及其应用

③逻辑图D0=Q2Q1Q0+Q2Q0+Q2Q1

第24页：数据选择器

例：用8选1数据选择器组成11101000序列信号。（2）用数据选择器实现（修改D0-D7的高、低电平值即可得任意序列信号）地址产生器输出从000～111不断循环151

第25页：计数器计数

构成：1个触发器有2个状态，可计2个二进制数(0,1);n个触发器有2n个状态,可计2n个数(n位二进制数)。计数体制二进制非二进制§2计数器计数：累计输入脉冲的个数。分类：同步异步CP引入方式计数功能加计数减计数可逆计数构成方式JKDRS

第26页：二进制计数器

• 本节内容：
• 二进制计数器
• 十进制计数器
• 任意进制计数器
• 特殊进制计数器
• 计数器主要应用1、异步；2、同步；3、集成计数器。1、分析（同步、异步）；2、设计（同步、异步）；3、集成计数器。1、复位法和置位法2、级联组合的方法1、移位寄存器型计数器2、作顺序脉冲发生器3、作序列信号发生器3、集成任意进制计数器

第27页：二进制计数器分析设计方法

• 二进制计数器分析设计方法：(1)分析计数状态表，找各触发器状态翻转的规律;(2)根据所用触发器确定电路连线。二进制计数器构成简单，规律性强，用观察法。1、异步二进制计数器：
• 主要用于分频、定时，低速计数等。
• 无统一CP，输入时钟信号只作用于最低位触发。
• 各触发器间串行连接，即状态更新逐级进行。速度慢，可能会出现毛刺。

第28页：<1>列计数状态表

• <1>列计数状态表：（1）加计数器的设计分析：
• F2→计数翻转，CP2→Q1(1→0)，用T’触发器
• F0→计数翻转，CP0→计数输入cp，用T’触发器。
• F1→计数翻转，CP1→Q0(1→0)，用T’触发器。00 0

第29页：<2>规律

<2>规律：D触发器：CP有效，CPi=Qi-1JK触发器：CP有效，CPi=Qi-1低位触发器: CP入→CP0，计翻；其余触发器：只在相邻低位Q(由1→0)，有CP,计翻由JK触发器构成T’触发器。由D触发器构成T’触发器。

第30页：<3>电路D触发器

<3>电路D触发器：CP有效，CPi=Qi-1JK触发器：CP有效，CPi=Qi-1低位触发器: CP入→CP0，计翻；余触发器：只在相邻低位Q(由1→0)，有CP,计翻。

第31页：逻辑图（由D触发器构成）

逻辑图（由D触发器构成）

第32页：时序图与分频

CPQ0Q1Q2Q3从时序图可以看出，若计数输入脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为f0/2、f0/4、f0/8、f0/16，即为计数器的分频功能。10000100110000101010011011100001100111110000<4>时序图1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

第33页：0<1>列计数状态表

• 0<1>列计数状态表：（2）减计数器的设计分析
• F2→计数翻转，CP2→Q1(0→1)，用T’触发器
• F0→计数翻转，CP0→计数输入cp，用T’触发器。
• F1→计数翻转，CP1→Q0(0→1)，用T’触发器。0 0 0

第34页：<2>规律

<2>规律：D触发器：CP有效，CPi=Qi-1JK触发器：CP有效，CPi=Qi-1低位触发器: CP入→CP0，计翻；其余触发器：只在相邻低位Q(由0→1)，有CP,计翻<3>电路<4>时序图（略）

第35页：异步二进制可逆计数设置控制端C

（3）异步二进制可逆计数设置控制端C，如设C＝1时：加计数；(D:CPi=Qi-1)C＝0时：减计数。(D:CPi=Qi-1)加选通门即可实现。电路

第36页：加计数器的设计<1>计数状态表

⑴有统一的CP，状态更新与CP同步。共用CP信号源。⑵速度快，主要用于构成任意进制计数器、地址计数器、脉冲发生器等。（1）加计数器的设计<1>计数状态表2、同步二进制计数器：

第37页：F0—计翻, T触发器,T0=1

• <2>分析
• 清零同步计数器CP0= CP1= CP2=CP入
• F0—计翻, T触发器,T0=1
• F1—计翻, T触发器,T1=Q0
• F2—计翻, T触发器,T2=Q1Q0T触发器,T=0：保持；T=1：翻转00 0多用JK触发器<3>逻辑图：

第38页：计数器分类与二进制计数器

T0=1，T1=Q0，T2=Q1Q0，用JK实现：J＝K＝T逻辑图

第39页：可逆计数器

加控制端和选通门进行选择，电路设计课下自行练习。（2）减计数器的设计同理可得：逻辑图（3）可逆计数器：计数状态表：

第40页：集成二进制计数器异步

3、集成二进制计数器异步：74LS197→74LS293→74LS393→双16进制计数器2－8－16进制计数器cpA:2进制cp, cpB:8进制cp。7位：CC402412位：CC404014位：CC40604位：

第41页：74161与74LS191

同步：74161—异清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q074163—同清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q074LS191(16，可逆)—无清、异置(LD)、控制端D/U (=1减、=0加)74LS193(16，双时钟)—异清(Cr)、异置(LD)、时钟CPU=↑, CPD=1:加CPU=1 , CPD=↑:减74LS169(16可逆)—无清、同置(LD)、控制端D/U (=1减、=0加)使能S1S0:S1+S0=0,计数同步清0/置数，在满足清0/置数条件后，需等下一个cp到来后才执行清0/置数。

第42页：JK触发器

（1）74293—4级JK触发器（异步4位二进制计数器）JK触发器：CP有效，CPi=Qi-1低位触发器: CP入→CP0，计翻；余触发器：只在相邻低位Q(由1→0)，有CP,计翻。Q3Q0Q1Q2可组成2-8-16进制计数器1111

第43页：功能表符号CP连接CPA＝CP入

功能表符号CP连接CPA＝CP入，二进制，Q0输出CPB＝CP入，八进制，Q3Q2Q1输出CPA＝CP入，且CPB＝Q0，十六进制，Q3Q2Q1Q0输出。16进制连接CP入8进制2进制Q3Q0Q1Q2

第44页：74161与功能表

74161功能表：P153（2）74161/74163（同步4位二进制计数器）输入输出01111×0111××××1 10 1×0×↑↑××××××D0D1D2D3××××××××××××0 0 0 0D0D1D2D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0同步置数

第45页：功能表与74161

74163功能表：（2）74161/74163（同步4位二进制计数器）输入输出01111×0111××××1 10 1×0↑↑↑××××××D0D1D2D3××××××××××××0 0 0 0D0D1D2D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0同步清零（与161的唯一区别）

第46页：74161/74163特点清零

（2）74161/74163（续）特点清零，Cr低有效同步置数，LD低有效。74163同步清零。74161异步清零。2个使能端ET、EP均为1：计数。进位输出：CO=ETQ3Q2Q1Q0输入输出01111×0111××××1 10 1×0×↑↑××××××D0D1D2D3××××××××××××0 0 0 0D0D1D2D3计数保持，C0＝0保持Co=ETQ3Q2Q1Q0(↑)

第47页：级联与74161

• 低位全1，高位进位（加1计数）。扩展应用：级联原则：3片74161构成12位同步计数器。
• 当Q3Q2Q1Q0＝1111时，Co1＝1→ET2＝EP2＝1，161(2)可计数.Q3Q0Q4Q7Q8Q11
• 当Q3Q2Q1Q0＝1111时，Co1＝1→ET3＝1，且Q7Q6Q5Q4＝1111时，Co2＝1→EP3＝1, 161(3)可计数.Ewb仿真163

第48页：输出方程

• 方法：
• 由逻辑图写输出方程、触发器的驱动方程(即J,K; D; R,S的表达式)
• 将驱动方程代入特征方程，得计数器的状态方程(即Qn+1的方程)
• 列计数状态表，画状态图、时序图
• 检查自启动
• 确定逻辑功能二、十进制计数器
• 十进制计数：符合习惯，便于显示，常用。
• 分析设计时直接观察有困难，有一套分析设计方法。1、十进制计数器的分析

第49页：同步十进制加计数器的分析说明

• 已知逻辑图（1）同步十进制加计数器的分析说明:
• 同步计数,CP1= CP2= CP3= CP4=CP入
• 由JK触发器构成。
• 异步清0端RD。

第50页：输出方程驱动方程

①输出方程驱动方程②计数器状态方程

第51页：依次设初态求次态及输出

③依次设初态求次态及输出，得状态表、状态图、时序图。状态表如：原态可求得次态为：0101如：原态可求得次态为：0000输出为：C＝0输出为: C＝1态序状态输出N Q3Q2Q1Q0C0 0 0 0 0 01 0 0 0 1 02 0 0 1 0 03 0 0 1 1 04 0 1 0 0 05 0 1 0 1 06 0 1 1 0 07 0 1 1 1 08 1 0 0 0 09 1 0 0 1 10 0 0 0 0 0设初态：求次态：

第52页：状态图与时序图

状态图时序图(见后)0000000100100011010001010110011110001001/0/0/0/0/0/0/0/0/0/1状态输出Q3Q2Q1Q0/C

第53页：自启动能力4个触发器共16种状态

④自启动能力4个触发器共16种状态，只用10种（有效状态）—构成有效循环，尚余6种状态（无效状态）未用。若由于某种原因电路进入无效状态，在CP作用下能进入有效状态称具有自启动能力。将无效状态作初态求次态及输出，可以判断自启动能力。⑤功能：JK触发器构成的，具有自启动能力的同步8421BCD十进制加计数器。101010110100110011010100111011110000

第54页：状态图时序图

状态图时序图

第55页：异步十进制加计数器的分析说明

• 异步十进制加计数器的分析说明:
• 异步计数,CP0、CP1、CP2、CP3不同步。
• 由JK触发器构成。
• 异步清0端RD。CP0CP1CP2CP3入

第56页：时钟方程

①时钟方程②驱动方程CP0=CP入J0=K0=1CP1=Q0J1=Q3，K1=1CP2=Q1J2=K2=1CP3=Q0J3=Q2Q1，K3=1CP0CP1CP2CP3入

第57页：时钟方程

时钟方程驱动方程CP0=CP入J0=K0=1CP1=Q0J1=Q3，K1=1CP2=Q1J2=K2=1CP3=Q0J3=Q2Q1，K3=1③计数器状态方程Q0n+1= Q0CP0↓+ Q0CP0↓Q1n+1=（Q3Q1）CP1↓+ Q1CP1↓Q2n+1= Q2CP2↓+ Q2CP2↓Q3n+1=（Q2Q1）Q3CP3↓+ Q3CP3↓

第58页：状态表↓CP0↓CP

异步顺序:CP入→Q0Q1→ Q2Q3④状态表↓CP0↓CP1、CP3↓CP2产生有效CP时为1,否则为0设初态求次态

第59页：自启动能力(似同步计数器,自行分析)

• 自启动能力(似同步计数器,自行分析)
• 功能：JK触发器构成的具有自启动能力的异步8421BCD十进制加计数器。
• 状态图

第60页：列计数状态表

• 由设计要求确定触发器个数n,2n-1<N<2n;
• 列计数状态表，激励表;
• 求驱动方程、输出方程;
• 检查自启动;
• 画逻辑图。（1）设计一个8421BCD同步加计数器
• 触发器个数n=4，选JK触发器。
• 列计数状态表，激励表。2、十进制计数器的设计方法：

第61页：激励表状态表

01J=1 K=×J =×K =0J =0K =×J=×K=1计数状态表同步加计数器有统一的CP。JK确定举例:Q0:0→1J0K0＝1×Q1:0→0J1K1＝0×Q2:0→0J2K2＝0×Q3:0→0J3K3＝0×第1拍、激励表：

第62页：状态表

01J=1 K=×J =×K =0J =0K =×J=×K=1计数状态表：同步加计数器有统一的CP。JK确定举例:Q0:1→0J0K0＝×1Q1:0→1J1K1＝1×Q2:0→0J2K2＝0×Q3:0→0J3K3＝0×第2拍

第63页：状态表

01J=1 K=×J =×K =0J =0K =×J=×K=1计数状态表：同步加计数器有统一的CP。JK确定举例:Q0:1→0J0K0＝×1Q1:0→1J1K1＝1×Q2:1→1J2K2＝×0Q3:0→0J3K3＝0×第6拍

第64页：状态表

01J=1 K=×J =×K =0J =0K =×J=×K=1计数状态表：同步加计数器有统一的CP。JK确定举例:Q0:1→0J0K0＝×1Q1:0→0J1K1＝0×Q2:0→0J2K2＝0×Q3:1→0J3K3＝×1第10拍

第65页：驱动方程与输出方程

同理得:100011110J3Q3Q2Q1Q0××××××××00 01 11 1000011110K3Q3Q2Q1Q0××01××××00 01 11 10××××××××100011110J2Q3Q2Q1Q0××××××00 01 11 10××××00011110K2Q3Q2Q1Q0××××××××00 01 11 10××××1③求驱动方程、输出方程

第66页：自启动

⑤画逻辑图设无效状态为初态,代入特性方程求出次态进行判别。④检查自启动（自行分析）输出方程驱动方程

第67页：集成十进制计数器异步

3、集成十进制计数器异步：74LS196(2－5－10)→两个CP:CPA↑ 2进制,CPB↑ 5进制74LS290(2－5－10)→两个CP:CPA↓ 2进制,CPB↓ 5进制

第68页：74LS161与74LS163

同步：74160—异清(Cr)、同置(LD),(类似74LS161)74162—同清(Cr)、同置(LD),(类似74LS163)74LS190(十进制可逆)—无清、异置(LD)、控制端D/U (=1减、=0加)(类似74LS191)74LS192(双时钟)—异清(Cr)、异置(LD)、时钟CPU=↑, CPD=1:加CPU=1, CPD= ↑:减(类似74LS193, CC40192)74LS168(十进制可逆)—无清、同置(LD)、控制端D/U (=1减、=0加)使能S1S0:S1+S0=0,计数(类似74LS169、CC4510)

第69页：74LS290功能表

功能表（1）74LS290（异步2─5 ─10进制加计数器）置9优先异步清0（RO1RO2高有效）异步置9（SO1SO2高有效）计数2─5─10 Q0→CP2，8421码计数Q3→CP1，5421码计数特点：

第70页：十进制计数器

逻辑图Q0Q1Q2Q3111111

第71页：十进制计数器

逻辑图Q0Q1Q2Q3111111

第72页：二进制

Q0Q1Q2Q3111111F0F1F2F3①J0=1K0= 1，CP0＝CP0入Q0：0→1→0→二进制→五进制CP1＝CP1入CP2＝Q1CP3＝CP1入Q3Q2Q1：000→001→010→011→100→000

第73页：8421码

Q3Q2Q1Q0：0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 08421码：5421码Q0Q3Q2Q1：0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 01 0 0 11 0 1 01 0 1 11 1 0 00 0 0 0Q3Q2Q1:000001010011100Q0:01CP入CP入8421码：5421码：8421仿真

第74页：十进制

（2）其它集成十进制计数器（略）160/162，类似二进制计数器的161/163190/192，……191/193168169常用集成计数器列表:同步异步进制双时钟加减可控同清异清异清、异置193191163161293(2-8-16)二进制192190162160290(2-5-10)十进制可逆计数器同步置数→单数→双数

第75页：任意进制

常见的集成计数器芯片主要有十进制、十六进制、7位二进制、12位二进制，14位二进制等。三、任意进制计数器和分频器任意进制计数器只能用已有的计数器芯片通过外电路的不同连接方式实现，即用组合电路产生复位、置数信号得到任意进制计数器。

第76页：计数容量小于集成芯片容量时

• 计数容量小于集成芯片容量时，采用复位法和置数法。（1）复位法：利用Cr或Cr端，跳过多余状态，实现任意进制计数。适用于异步清零的集成计数芯片，当满足清0条件时，立即清0。异步复位法和同步复位法两种。
• 计数到N时，清0，
• 写出N的二进制形式(N=（）2），全部Q为1的端相与非→Cr(或者，相与→Cr)。异步复位法

第77页：状态表与74LS290

• N=（0110）2
• RO1RO2=Q2Q1，即Q2=RO2，Q1=RO1
• 计数状态表例：用74LS290实现N=6计数器0 1 1 0Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1123456该状态稍纵即逝，不构成稳定状态。CP入

第78页：例：用74LS163实现N=6

• 例：用74LS163实现N=6
• 写N-1=（）2，
• 全部Q为1的端与非→Cr同步复位法解:
• N-1=(0101)2
• Cr =Q2Q0
• 计数状态表Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1123456适用于同步清0的集成计数器，当满足清0条件时，需等下一个CP脉冲来到后才能清0,多占一个CP脉冲，故需N－1。ETEP

第79页：置数法同步置数

利用LD端重复置入某个数值，跳过多余状态，实现任意进制计数。①置0法：类似清0法,利用端子不同（LD）,完成任务相同。(a)异步置0：LD=全部Q为1端与非（计到N时）。(b)同步置0：LD=全部Q为1端与非（计到N-1时）。（2）置数法同步置数，当满足置数条件时，需等下一个CP脉冲来到后才能置数,多占一个CP脉冲，故需N－1。有置0、置最大数、利用Co置最小数三种方法。

第80页：状态表

• 例：分别用异步置0芯片(190/191,192/193)、同步置0芯片(160/161,162/163),实现N=6计数。
• N=(0110)2
• LD =Q2Q1解:异步置0
• 计数状态表Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 11234560 1 1 0满足置数条件，立即置数，该状态不稳定。

第81页：状态表

• 同步置0
• N-1=(0101)2
• LD =Q2Q0
• 计数状态表Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 1123456ETEP

第82页：最大数即十进制的1001

• 最大数即十进制的1001，十六进制的1111，下一个状态自然归0，显然，比置0时多一个稳定状态（最大数状态），故异步置数:计到(N-1)时置最大数;同步置数:计到(N-2)时置最大数。例：异步置数—190/191(192/193)，实现N=6。
• 利用LD端置最大数Q3Q2Q1Q0＝0101时立即置数成1001
• N-1=(0101)2
• LD =Q2Q0
• 计数状态表Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 0 0 1123456190/1921 0 01

第83页：状态表

• 例:同步置数—160/162，161/163实现N=6ETEPQ3Q2Q1Q0＝0100时,等到下一个CP才置数成1111
• 计数状态表Q3Q2Q1Q0态序0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 01 1 1 1123456为什么选用4个变量与非?
• N-2=(0100)2
• LD=Q3Q2Q1Q0解:用161/163实现

第84页：异步计数器

利用进位输出端，跳过计数值小的多余状态，置成有效循环状态中的最小数。即异步置数：D=(最大数－N)2同步置数：D=(模-N)2例：异步置数—190/191，192/193实现N=6③用进位输出端置最小数（一般异步计数器无进/借位输出端，故多为同步计数器）1901 1 0 0191：16进制，D＝1111－0110＝1001190：10进制，D＝1001－0110＝0011

第85页：任意进制计数器与分频器

例：异步置数—190/191，192/193实现N=61901 1 0 0191：16进制，D＝1111－0110＝1001190：10进制，D＝1001－0110＝0011Q3Q2Q1Q0态序1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 0123456Q3Q2Q1Q0态序0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01234561 1 1 11 0 0 1Co=1，立即置数

第86页：任意进制计数器与分频器

ETEP同步置数—161/163，160/162实现N=6161：16进制，D＝10000－0110＝1010160：10进制，D＝1010－0110＝0100ETEP0 0 1 0160Q3Q2Q1Q0态序1 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 112345Q3Q2Q1Q0态序0 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1123456Co=1下一拍置数6个稳定状态组成6进制同步置数：D=(模-N)2。进制数

第87页：复位法

计数容量小于集成芯片容量时计数方法总结：计数方法复位法置位法异步复位(N)2同步复位(N－1)2置0置最大数用Co置循环圈中最小数异步(N)2同步(N－1)2异步(N－1)2同步(N－2)2(1111或1001)异步D=(最大数－N)2同步D=(模-N)2最大数（1111、1001）；模（10000、1010）

第88页：计数容量大于芯片容量时

（1）N=N1N2，即N分解为N1×N2，可采用串行CP方式或并行CP方式。串行CP方式:以低位片的进位输出信号作为高位片的时钟输入信号。并行CP方式:两片的CP同时接计数输入（CP入）。以低位片的进位输出信号作为高位片的使能控制信号。2、计数容量大于芯片容量时，采用多片级联组合的方法实现任意进制计数。整体清0方式整体置数方式串行CP方式并行CP方式

第89页：任意进制计数器与分频器

例：串行CP方式N=10×10=100并行CP方式N=10×10=100160/162160/162时钟控制使能控制用74LS160/162（10进制计数器）实现100进制计数器Ewb并思考

第90页：整体清0方式

整体清0方式

将2片计数器连接成大于N的计数器，然后在计到N时译出清0信号Cr=0，将两个计数器同时清0

整体置数方式

将2片计数器接成大于N的计数器，然后选定某一状态译出置数信号LD=0，将两个计数器同时置入适当的状态，跳过多余状态

第91页：进位输出需另加译码电路

注：①异步清0法，可靠性差;②进位输出需另加译码电路。例：整体清0方式：用2片160（十进制，异步清0）实现N=29ETEPETEP160(2)160(1)74160异步清0，当计数到0010 1001时，CR＝0

第92页：同步置数

同步置数

(N－1)2＝0010 1000例

整体置数方式

用2片160（同步置数）实现N=29160(1)160(2)ETEPETEP当计数到0010 1000时，LD＝0,置数0

第93页：T213是任意模异步计数器

T213是任意模异步计数器，不需外接电路，可获得2-16之间任意进制计数，且内部具有锁存功能，不会发生反馈竞争状态，工作可靠，按功能表连线即可。3、集成任意进制计数器

第94页：12归1与十进制

四、特殊进制计数器（12归1）要求：用2位十进制数BCD码表示计数状态。计数状态：十位个位0000 00010000 00100000 00110000 01000000 01010000 01100000 01110000 10000000 10010001 00000001 00010001 0010十位个位0 00010 00100 00110 01000 01010 01100 01110 10000 10011 00001 00011 0010或者译码电路74LS48×212归1计数器十进制计数便于译码显示输出。

第95页：用74LS290实现12归1

• 290：2－5－10异步计数器异步清0，异步置数。1、用74LS290实现12归1
• 当Q20Q23Q22Q21Q10=1 0011时, (2)片清0、(1)片保持不变，仍为1,结果使Q20Q23Q22Q21Q10=0 0001，实现12归1的计数。
• 当Q23Q22Q21Q10组由1001 → 0000时,产生十位的计数脉冲,Q20由0→1。
• 由Q20和Q23Q22Q21Q10组成十位和个位。上电后全为0。Q3Q2Q1Q0CP2CP1RO1RO2SO1SO2二进制五进制组成十进制也可组成十进制Q3Q2Q1Q0CP2CP1RO1RO2SO1SO2二进制五进制Q23Q22Q21Q20Q1012归1电路分析:290（1）290（2）1→0说明:同样方法可实现“7翻1”、“30翻1”等。&个位十位CP入

第96页：用161实现12归1计数分析

• 用161实现12归1计数分析：Q20Q13Q12Q11Q10⒈两片161构成同步计数电路（
• 片高位、
• 片低位），由使能端控制级联计数。⒉161异步清零（
• 片有清零，
• 片无清零），同步置数（
• 片置1，
• 片置0）。⒊计数到0 1001后，
• 片可以计数，再来CP，十位加1，个位变为1010后立即清0。总计数值为1 0000。⒋计数到1 0010后，LD1＝LD2＝0，再来CP，
• 片置0，
• 片置1。总计数值为0 0001。

第97页：可逆计数器

• 用可逆计数器74LS191实现12归1计数
• 异步置数，LD低有效。
• 使能控制端S，S=1保持；S=0，计数；
• 加/减控制端（D/U），(=0加计数,=1减计数)；
• 进/借位输出端Co/Bo，当加计数到15,或减计数到0时,Co/Bo=1。思考：1.用2片74191设计12归1电路。2.用1片74191加1个D触发器设计12归1电路。（允许加少量门电路）/S/LDCo/Bo/RCoU/D

第98页：移位寄存器

五、主要应用（1）用移位寄存器构成环形计数器就是一个顺序脉冲发生器，CP端不断输入系列脉冲时，Q0—Q3端将依次输出正脉冲，并不断循环。在电路的多个输出端依次发出脉冲。1、移位寄存器型计数器（1）环形计数器（2）扭环形计数器2、顺序脉冲发生器1000 0100 0010 0001

第99页：构成八进制计数器

• 用集成计数器和译码器实现顺序脉冲的发生电路&0000
• 161构成八进制计数器，Q2Q1Q0＝000～111，产生138的译码输入。
• 138在Q2Q1Q0的作用下，依次从/P0～/P7输出一个负脉冲。
• CP=↑时: Q2Q1Q0准备好地址; CP=↓(/CP=↑)时:译码输出。说明:

第100页：计数器的主要应用

&0000

第101页：数据选择器

例：8进制计数器和8选1数据选择器组成11101000序列信号。3、用计数器作序列信号发生器（修改D0-D7的高、低电平值即可得任意序列信号）

第102页：掌握移位寄存器的设计、分析方法

• 本章要求
• 掌握移位寄存器的设计、分析方法。
• 掌握计数器的分析(同步、异步)、设计(同步)方法。
• 熟练掌握集成移位寄存器、集成计数器的应用。
• 掌握序列码发生器的分析与设计。return

第103页：本章要求与作业

本章作业6.56.76.126.136.15作业:本章完思考:6.24

第104页：建立原始状态图

• 确定原始状态原则：
• 输入输出不同组合设为不同状态；
• 输入输出相同时，看输入对下一输出作用，不同则设新状态。（1）建立原始状态图
• 确定电路的输入、输出变量；
• 确定电路应当包括的状态个数；
• 确定状态转移方向。步骤：一般不把CP作输入信号，而只作为定时信号。宁多勿漏，确保能实现功能。

第105页：例1模5的加状态表

例1模5的加1、加2计数器，当返回状态0时，有进位输出。试作原始状态图、原始状态表。输入：1个，X＝0时：加1X＝1时：加2输出：1个，设为Z，返回状态0时Z＝1，其余Z=0。状态：5个，S0、S1、S2、S3、S4分别对应计数器值为0，1，2，3，4时的状态。S0S1S2S30/01/0S40/00/00/00/11/01/01/11/00 1XSS1/0S2/0S2/0S3/0S3/0S4/0S/0S0S1S2S3S4X/Z

第106页：例2智能机器人能够识别并绕开障碍物

例2智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障碍物时传感信号X=1，否则传感信号X=0。它有两个控制信号Z1和Z0控制脚轮行走，Z1=1时控制机器人左转，Z0=1时控制机器人右转，Z1Z0=00时控制机器人直行。机器人遇到障碍物时的转向规则是：若上一次是左转，则这一次右转，直到未探测到障碍物时直行；若上一次是右转，则这一次左转，直到未探测到障碍物时直行。试求原始状态图和原始状态表。选自《数字电路与系统设计》（邓元庆）

第107页：解：根据题意状态表

• 解：根据题意，机器人有以下四种可能的工作状态：
• 当前直行，但上一次是左转，设为状态A；
• 探测到障碍物，正在右转，设为状态B；
• 当前直行，但上一次是右转，设为状态C；
• 探测到障碍物，正在左转，设为状态D。ADCB1/100/001/010/000/001/010/001/10X/Z1Z0原始状态图原始状态表D/10A/00DD/10C/00CB/01C/00BB/01A/00A10XnSnSn+1/Z1nZ0n00011110转向规则：上次左，这次右上次右，这次左行走状态：直行、左转、右转控制信号：有障碍X＝1、左转Z1＝1、右转Z0＝1、直行Z1Z0＝00返回

第108页：状态化简

• 状态化简：合并等价状态。同一输入,输出相同。判别原则次态相同不变、交错循环或互为隐含条件必要条件列表法（隐含表法）方法观察法10YXA/0C/0AB/0C/0BF/0E/0CF/1E/0DF/1D/0EA/1C/0FX＝0:相同X＝1:不变X＝0:交错X＝1:相同
• 等价可以传递：如A与B等价，B与C等价，则A、B、C三者都等价。
• 等价状态可以合并。

第109页：一般时序电路的分析与设计

10YXA/0C/0AB/0C/0BF/0E/0CF/1E/0DF/1D/0EA/1C/0F结论：A、B等价D、E等价观察法举例S0S1S2S30/01/11/00/00/01/11/00/0输入X=0时0/00/0输入X=1时1/11/1S3,S2等价S0S1S21/00/01/00/01/10/010YXA/0C/0AF/0D/0CF/1D/0DA/1C/0F等价要判别所有入状态下的次态和输出。

第110页：状态化简

• 列表法状态化简（了解）——利用隐含表对原始状态表中的所有状态进行两两逐个比较，确定它们的等价关系。步骤：
• 建立隐含表。
• 顺序比较：确定等价→打“√”,确定不等价→打“×”。
• 关连比较：根据已知的等价（或不等价）状态，推导其它状态的等价性。
• 确定最大等价类。
• 建立最小化状态表。

第111页：例：已知原始状态表进行化简

例：已知原始状态表进行化简。（P175）⑴建立隐含表。10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0HABCDEFGBCDEFGH隐含表:纵去头，横去尾的阶梯形直角三角形网格。

第112页：顺序比较

⑵顺序比较：确定等价—打“√”,确定不等价—打“×”。10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0H√ABCDEFGBCDEFGH√√×××××××

第113页：顺序比较

AEBFACBDAGBH√ACBDAEBF×CEDFCGDHACBD√CEDF×EGFHAEBFCEDF√×AGBHCGDHEGFH×A×ACBDAEBFCEDF××BCDEFGBCDEFGH⑵顺序比较（续）：10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0H确定任何两状态的次态。如果两个现态的次态等价，则现态等价。反之，两个现态不等价。

第114页：关连比较

ACBDAEBFAGBH√ACBDAEBF×CEDFCGDHACBD√CEDF×EGFHAEBFCEDF√×AGBHCGDHEGFH×A×ACBDAEBFCEDF××BCDEFGBCDEFGH⑶关连比较：10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0H由不等价状态确定其它不等价状态。故，由(AH),(BH),(CH),(DH),(EH),(GH)的不等价，推出(AD),(BD),(CD),(ED),(FD),(GD)不等价。

第115页：关连比较

⑶关连比较（续）：10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0HACBDAEBFAGBH√ACBDAEBF×CEDFCGDHACBD√CEDF×EGFHAEBFCEDF√×AGBHCGDHEGFH×A×ACBDAEBFCEDF××BCDEFGBCDEFGH由(AD),(BD),(CD),(ED),(FD),(GD)不等价进一步推出(AB),(BC),(BE),(BG),(CF),(EF)不等价。

如此递推，直到找出全部的不等价状态。剩余状态(AC),(AE),(AG),(BF),(CE),(CG),(EG)均为等价状态

第116页：作状态合并图

作状态合并图，等价状态之间作连线，任何两点均有连线的封闭图形，构成一个最大等价类。独立的点，自身构成一个最大等价类。ACBDAEBFAGBH√ACBDAEBF×CEDFCGDHACBD√CEDF×EGFHAEBFCEDF√×AGBHCGDHEGFH×A×ACBDAEBFCEDF××BCDEFGBCDEFGH⑷确定最大等价类。

ABCDEFGH最大等价类不是指包含状态的数量多少，而是强调状态的独立性。本例含4个最大等价类:(A,C,E,G);(B,F);(D);(H)。同一等价类中的各状态等价。等价状态(AC),(AE), (AG),(BF),(CE),(CG),(EG)

第117页：状态表

10YXB/0A/0AD/0C/0BF/0E/0CH/0G/0DB/0A/0ED/0C/0FF/0E/0GH/1G/0H4个最大等价类:(A,C,E,G);(B,F);(D);(H)。⑸建立最小化状态表将(A,C,E,G)合并为A；状态(B,F)合并为B；状态(D)用C表示；状态(H)用D表示。

同属一个最大等价类的所有状态可合并为一个新状态。10YXB/0A/0AC/0A/0BD/0A/0CD/1A/0D10YXB/0A/0AC/0A/0BB/0A/0AD/0A/0CB/0A/0AC/0A/0BB/0A/0AD/1A/0D最小化状态表ABCD0/00/00/01/01/01/10/01/0X/Z返回